JPH02143979A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPH02143979A JPH02143979A JP63298982A JP29898288A JPH02143979A JP H02143979 A JPH02143979 A JP H02143979A JP 63298982 A JP63298982 A JP 63298982A JP 29898288 A JP29898288 A JP 29898288A JP H02143979 A JPH02143979 A JP H02143979A
- Authority
- JP
- Japan
- Prior art keywords
- bit
- memory
- bit width
- shift
- control circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 19
- 230000015654 memory Effects 0.000 claims abstract description 26
- 238000003079 width control Methods 0.000 claims abstract description 12
- 238000006243 chemical reaction Methods 0.000 abstract description 9
- 238000010586 diagram Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
- Memory System (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、読み出し専用の半導体メモリに関するもので
ある。
ある。
［従来の技術］
一般に、読み出し専用のこの種の半導体メモリは、出力
ビツト幅の制御機能を有していないので、出力ビツト幅
の異なる他の半導体メモリや、マイクロプロセッサと接
続する場合には、メモリ同士であればビット変換用のＩ
１０回路を介して接続し、マイクロプロセッサとではマ
イクロプロセッサの方にビット制御を行う命令を付加し
て出力ビツト幅の制御を行っていた。
ビツト幅の制御機能を有していないので、出力ビツト幅
の異なる他の半導体メモリや、マイクロプロセッサと接
続する場合には、メモリ同士であればビット変換用のＩ
１０回路を介して接続し、マイクロプロセッサとではマ
イクロプロセッサの方にビット制御を行う命令を付加し
て出力ビツト幅の制御を行っていた。
［発明が解決しようとする課題］
しかしながら、上述の従来例にあっては、ビット幅が異
なるメモリ同士の接続では、ビット変換するためのＩ１
０回路のような付加回路を必要とするので、構成が複雑
になるという問題があり、また、ビット幅の異なるマイ
クロプロセッサとの接続では、マイクロプロセッサにて
ビット制御命令を実行させる必要があるので、プログラ
ムが複雑になって処理時間が長くなるという問題があっ
た。
なるメモリ同士の接続では、ビット変換するためのＩ１
０回路のような付加回路を必要とするので、構成が複雑
になるという問題があり、また、ビット幅の異なるマイ
クロプロセッサとの接続では、マイクロプロセッサにて
ビット制御命令を実行させる必要があるので、プログラ
ムが複雑になって処理時間が長くなるという問題があっ
た。
本発明は上記の点に鑑みて為されたものであり、その目
的とするところは、ビット幅の異なる他のメモリやマイ
クロプロセッサに、ビット変換用の付加回路を設けるこ
となく容易に接続することができるとともに、ビット変
換用プログラムを付加する必要もなく高速で汎用性の大
きい半導体メモリを提供することにある。
的とするところは、ビット幅の異なる他のメモリやマイ
クロプロセッサに、ビット変換用の付加回路を設けるこ
となく容易に接続することができるとともに、ビット変
換用プログラムを付加する必要もなく高速で汎用性の大
きい半導体メモリを提供することにある。
［課題を解決するための手段］
本発明の半導体メモリは、読み出し専用のメモリアレイ
よりなるメモリ本体と、メモリ本体からデータを読み出
す読み出し回路と、読み出しデータのビット幅を制御す
るビット幅制御回路とで形成され、上記ビット幅制御回
路を、特定のビットデータを読み出すためのシフトレジ
スタと、ビット幅設定信号に基づいてシフトレジスタ制
御信号を発生するシフト制御回路とで形成したものであ
る。
よりなるメモリ本体と、メモリ本体からデータを読み出
す読み出し回路と、読み出しデータのビット幅を制御す
るビット幅制御回路とで形成され、上記ビット幅制御回
路を、特定のビットデータを読み出すためのシフトレジ
スタと、ビット幅設定信号に基づいてシフトレジスタ制
御信号を発生するシフト制御回路とで形成したものであ
る。
［作 用コ
本発明は上述のように構成されており、読み出し専用の
メモリアレイよりなるメモリ本体および読み出し回路を
具備した半導体メモリにおいて、特定のビットデータを
読み出すためのシフトレジスタと、ビット幅設定信号に
基づいてシフトレジスタ制御信号を発生するシフト制御
回路とよりなるビット幅制御回路を設けたものであり、
ビット幅の異なる他のメモリやマイクロプロセッサに、
ビット変換用の付加回路を設けることなく容易に接続す
ることができるとともに、ビット変換用プログラムを付
加する必要もなく高速で汎用性の大きい半導体メモリを
提供すること４ができるようになっている。
メモリアレイよりなるメモリ本体および読み出し回路を
具備した半導体メモリにおいて、特定のビットデータを
読み出すためのシフトレジスタと、ビット幅設定信号に
基づいてシフトレジスタ制御信号を発生するシフト制御
回路とよりなるビット幅制御回路を設けたものであり、
ビット幅の異なる他のメモリやマイクロプロセッサに、
ビット変換用の付加回路を設けることなく容易に接続す
ることができるとともに、ビット変換用プログラムを付
加する必要もなく高速で汎用性の大きい半導体メモリを
提供すること４ができるようになっている。
［実施例］
第１図および第２図は本発明一実施例を示すもので、半
導体メモリ１は、読み出し専用のメモリアレイ（例えば
、８ＸＮビツト構成）よりなるメモリ本体と、メモリ本
体からデータを読み出す読み出し回路と、読み出しデー
タのビット幅を制御するビット＠Ｍ＃回路とで形成され
、マイクロプロセッサ（図示例では、２ビツトＭＰＵ）
２に１１０回路を介さずに直接接続できるようになって
いる。
導体メモリ１は、読み出し専用のメモリアレイ（例えば
、８ＸＮビツト構成）よりなるメモリ本体と、メモリ本
体からデータを読み出す読み出し回路と、読み出しデー
タのビット幅を制御するビット＠Ｍ＃回路とで形成され
、マイクロプロセッサ（図示例では、２ビツトＭＰＵ）
２に１１０回路を介さずに直接接続できるようになって
いる。
また、上記半導体メモリ１のビット幅制御回路は、第２
図に示すように、特定のビットデータを読み出すための
シフトレジスタ３ａ、３ｂと、ビット幅設定信号０ＢＣ
２，０ＢＣ４，０ＢＣ８に基づいてシフトレジスタ制御
信号（シフトクロック信号Ｓ Ｉ ＦＴＣＬＫおよびシ
フトホールド信号５ＨＬＤ）を発生するシフト制御回路
４とで形成したものである。実施例のシフト制御回路４
は、システムクロック信号ＣＬＫにてトリガされるとと
もにシステムリセット信号Ｒ３Ｔにてリセットされるフ
リップフロップＦＦ、〜ＦＦ、と、ナンドＮＡＮＤ、、
ＮＡＮＤ２と、ノアＮ０ＲＩ〜ＮＯＲ，と、アンドＡＮ
ＤＩ〜Ａ Ｎ Ｄ ４と、インバータ１１〜Ｉ。
図に示すように、特定のビットデータを読み出すための
シフトレジスタ３ａ、３ｂと、ビット幅設定信号０ＢＣ
２，０ＢＣ４，０ＢＣ８に基づいてシフトレジスタ制御
信号（シフトクロック信号Ｓ Ｉ ＦＴＣＬＫおよびシ
フトホールド信号５ＨＬＤ）を発生するシフト制御回路
４とで形成したものである。実施例のシフト制御回路４
は、システムクロック信号ＣＬＫにてトリガされるとと
もにシステムリセット信号Ｒ３Ｔにてリセットされるフ
リップフロップＦＦ、〜ＦＦ、と、ナンドＮＡＮＤ、、
ＮＡＮＤ２と、ノアＮ０ＲＩ〜ＮＯＲ，と、アンドＡＮ
ＤＩ〜Ａ Ｎ Ｄ ４と、インバータ１１〜Ｉ。
とで形成され、シフトレジスタ３ａ、３ｂのシフトクロ
ック信号Ｓ Ｉ ＦＴＣＬＫおよびシフトホールド信号
５ＨＬＤを発生するようになっており、読み出し回路を
介して読み出された８ビツトのデータＯＢ、〜ＯＢ、を
ビット幅設定信号０ＢＣ２゜ＯＢ Ｃ＜ 、 ＯＢ Ｃ
ｓにて設定されるビット幅のデータとして出力（図示例
では、２ビツトの出力データをＯＵＴ、、ＯＵＴ、に出
力）するようにしている。図中、ＣＩＮはフリップフロ
ップＦＦ、のデータ端子に入力されるスタート信号であ
る。
ック信号Ｓ Ｉ ＦＴＣＬＫおよびシフトホールド信号
５ＨＬＤを発生するようになっており、読み出し回路を
介して読み出された８ビツトのデータＯＢ、〜ＯＢ、を
ビット幅設定信号０ＢＣ２゜ＯＢ Ｃ＜ 、 ＯＢ Ｃ
ｓにて設定されるビット幅のデータとして出力（図示例
では、２ビツトの出力データをＯＵＴ、、ＯＵＴ、に出
力）するようにしている。図中、ＣＩＮはフリップフロ
ップＦＦ、のデータ端子に入力されるスタート信号であ
る。
以下、実施例の動作について説明する。いま、ビット幅
設定信号ＯＢ Ｃ２が” Ｈ”に設定され、０ＢＣ４，
ＯＢＣ，が°Ｌ”に設定されている場合には、半導体メ
モリ１は２ビツト出力に設定されていることになり、第
４図に示すように、シフトクロック信号５ＦＴＣＬＫが
１パルス出力される。
設定信号ＯＢ Ｃ２が” Ｈ”に設定され、０ＢＣ４，
ＯＢＣ，が°Ｌ”に設定されている場合には、半導体メ
モリ１は２ビツト出力に設定されていることになり、第
４図に示すように、シフトクロック信号５ＦＴＣＬＫが
１パルス出力される。
このシフトクロック信号５ＦＴＣＬＫが、シフトホール
ド信号５ＨＬＤが”Ｌ”の状悪でシフトレジスタ３ａ、
３ｂ内に取り込まれ、シフトレジスタ３ａ、３ｂ出力Ｏ
ＵＴ、、０ＵＴ２として出力される。
ド信号５ＨＬＤが”Ｌ”の状悪でシフトレジスタ３ａ、
３ｂ内に取り込まれ、シフトレジスタ３ａ、３ｂ出力Ｏ
ＵＴ、、０ＵＴ２として出力される。
次に、第５図は、ビット幅設定信号ＯＢＣ，が”Ｈ”、
○ＢＣ２，○ＢＣ，が”Ｌ”に設定され、４ビツト出力
時のタイムチャートであり、シフトクロック信号５ＦＴ
ＣＬＫは２パルス出力され、シフトホールド信号５ＨＬ
Ｄが”Ｌ”から” Ｌ”の間にシフトクロック信号５Ｆ
ＴＣＬＫにより４ビツトの出力データが２ビツトずつ２
回出力されるようになっている。
○ＢＣ２，○ＢＣ，が”Ｌ”に設定され、４ビツト出力
時のタイムチャートであり、シフトクロック信号５ＦＴ
ＣＬＫは２パルス出力され、シフトホールド信号５ＨＬ
Ｄが”Ｌ”から” Ｌ”の間にシフトクロック信号５Ｆ
ＴＣＬＫにより４ビツトの出力データが２ビツトずつ２
回出力されるようになっている。
次に、第６図は、ビット幅設定信号ＯＢＣ，が” Ｈ”
、０ＢＣ２，０ＢＣ４が”Ｌ”に設定され、８ビツト
出力時のタイムチャートであり、シフトクロック信号５
ＦＴＣＬＫは１パルス出力となり、シフトホールド信号
５ＨＬＤが”Ｌ”から”Ｌ”の間に４回出力される。こ
のシフトクロック信号５ＦＴＣＬＫ８ビツトの出力デー
タが、２ビツトずつ４回出力されるようになっている。
、０ＢＣ２，０ＢＣ４が”Ｌ”に設定され、８ビツト
出力時のタイムチャートであり、シフトクロック信号５
ＦＴＣＬＫは１パルス出力となり、シフトホールド信号
５ＨＬＤが”Ｌ”から”Ｌ”の間に４回出力される。こ
のシフトクロック信号５ＦＴＣＬＫ８ビツトの出力デー
タが、２ビツトずつ４回出力されるようになっている。
なお、第３図は、ビット幅設定信号○ＢＣ２゜ＯＢＣ，
、ＯＢＣ，が共に” Ｌ” に設定され、１ビツト出力
時のタイムチャートを示すものである。
、ＯＢＣ，が共に” Ｌ” に設定され、１ビツト出力
時のタイムチャートを示すものである。
以上のように、ビット幅設定スイッチにてビット幅設定
信号０ＢＣ２，０ＢＣ４，０ＢＣｓを設定することによ
り、他のメモリや、マイクロプロセッサ２のビット数に
合わせて出力ビツト幅が「１」。
信号０ＢＣ２，０ＢＣ４，０ＢＣｓを設定することによ
り、他のメモリや、マイクロプロセッサ２のビット数に
合わせて出力ビツト幅が「１」。
「２」、「４」、「８」となるに任意に変更できるよう
になっており、ビット幅の異なる他のメモリやマイクロ
プロセッサに、ビット変換用の付加回路を設けることな
く容易に接続することができるとともに、ビット変換用
プログラムを付加する必要もなく高速で汎用性の大きい
半導体メモリを提供できる。
になっており、ビット幅の異なる他のメモリやマイクロ
プロセッサに、ビット変換用の付加回路を設けることな
く容易に接続することができるとともに、ビット変換用
プログラムを付加する必要もなく高速で汎用性の大きい
半導体メモリを提供できる。
なお、上記実施例では、２ビツトのマイクロプロセッサ
２に対応させる場合を示しているが、４ビツトのマイク
ロプロセッサ２に対応させる場合には、シフトレジスタ
３ａ、３ｂを１組追加して４個のシフトレジスタを用い
てビット幅制御回路を構成すれば良いことは言うまでも
ない。
２に対応させる場合を示しているが、４ビツトのマイク
ロプロセッサ２に対応させる場合には、シフトレジスタ
３ａ、３ｂを１組追加して４個のシフトレジスタを用い
てビット幅制御回路を構成すれば良いことは言うまでも
ない。
［発明の効果］
本発明は上述のように構成されており、読み出し専用の
メモリアレイよりなるメモリ本体および読み出し回路を
具備した半導体メモリにおいて、特定のビットデータを
読み出すためのシフトレジスタと、ビット幅設定信号に
基づいてシフトレジスタ制御信号を発生するシフト制御
回路とよりなるビット幅制御回路を設けたものであり、
ビット幅の異なる他のメモリやマイクロプロセッサに、
ビット変換用の付加回路を設けることなく容易に接続す
ることができるとともに、ビット変換用プログラムを付
加する必要もなく高速で汎用性の大きい半導体メモリを
提供することができるという効果がある。
メモリアレイよりなるメモリ本体および読み出し回路を
具備した半導体メモリにおいて、特定のビットデータを
読み出すためのシフトレジスタと、ビット幅設定信号に
基づいてシフトレジスタ制御信号を発生するシフト制御
回路とよりなるビット幅制御回路を設けたものであり、
ビット幅の異なる他のメモリやマイクロプロセッサに、
ビット変換用の付加回路を設けることなく容易に接続す
ることができるとともに、ビット変換用プログラムを付
加する必要もなく高速で汎用性の大きい半導体メモリを
提供することができるという効果がある。
第１図は本発明に係る半導体メモリとマイクロプロセッ
サとの接続状態を示すプロ・ンク回路図、第２図は本発
明一実施例の要部回路図、第３図乃至第６図は同上の動
作説明図である。 １は半導体メモリ、２はマイクロプロセ・ンサ、３ａ、
３ｂはシフトレジスタ、４はシフト制御回路である。
９代理人 弁理
士 石 １）長 七 −〇１ｍ寸 手続補正書く自発） １．事件の表示 昭和６３年特許願第２９８９８２号 ２、発明の名称 半導体メモリ ３、補正をする者 事件との関係 特許出願人 住 所 大阪府門真市大字門真１０４８番地名称（５８
３）松下電工株式会社 代表者 三好俊夫 ４、代理人 郵便番号 ５３０ ５、補正命令の日付 自 発 ６、補正により増加する請求項の数 なし［１］本願明
細書第６頁１１行目乃至１２行目の「ＯＢＣ，・・・・
・・・・・・・・”Ｌ′°」を削除し、ｒＯＢｃ２，０
ＢＣ４が” Ｈ” 、ＯＢＣｇが”Ｌ”Ｊを挿入致しま
す。 ［２］同上第６頁１９行目乃至２０行目のｒＯＢｃ８・
・・・・・・・・・・・′”Ｌ”」を削除し、ｒＯＢｃ
２，０ＢＣ４゜ＯＢＣ，が全てＩＩＨｌｌ、を挿入致し
ます。 代理人 弁理士 石 １）長 七
サとの接続状態を示すプロ・ンク回路図、第２図は本発
明一実施例の要部回路図、第３図乃至第６図は同上の動
作説明図である。 １は半導体メモリ、２はマイクロプロセ・ンサ、３ａ、
３ｂはシフトレジスタ、４はシフト制御回路である。
９代理人 弁理
士 石 １）長 七 −〇１ｍ寸 手続補正書く自発） １．事件の表示 昭和６３年特許願第２９８９８２号 ２、発明の名称 半導体メモリ ３、補正をする者 事件との関係 特許出願人 住 所 大阪府門真市大字門真１０４８番地名称（５８
３）松下電工株式会社 代表者 三好俊夫 ４、代理人 郵便番号 ５３０ ５、補正命令の日付 自 発 ６、補正により増加する請求項の数 なし［１］本願明
細書第６頁１１行目乃至１２行目の「ＯＢＣ，・・・・
・・・・・・・・”Ｌ′°」を削除し、ｒＯＢｃ２，０
ＢＣ４が” Ｈ” 、ＯＢＣｇが”Ｌ”Ｊを挿入致しま
す。 ［２］同上第６頁１９行目乃至２０行目のｒＯＢｃ８・
・・・・・・・・・・・′”Ｌ”」を削除し、ｒＯＢｃ
２，０ＢＣ４゜ＯＢＣ，が全てＩＩＨｌｌ、を挿入致し
ます。 代理人 弁理士 石 １）長 七
Claims (1)
- （１）読み出し専用のメモリアレイよりなるメモリ本体
と、メモリ本体からデータを読み出す読み出し回路と、
読み出しデータのビット幅を制御するビット幅制御回路
とで形成され、上記ビット幅制御回路を、特定のビット
データを読み出すためのシフトレジスタと、シフトレジ
スタ制御信号を発生するシフト制御回路とで形成したこ
とを特徴とする半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63298982A JPH02143979A (ja) | 1988-11-25 | 1988-11-25 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63298982A JPH02143979A (ja) | 1988-11-25 | 1988-11-25 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02143979A true JPH02143979A (ja) | 1990-06-01 |
Family
ID=17866703
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63298982A Pending JPH02143979A (ja) | 1988-11-25 | 1988-11-25 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02143979A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5949647A (ja) * | 1982-09-14 | 1984-03-22 | Matsushita Electric Ind Co Ltd | メモリ制御方法 |
| JPS61267148A (ja) * | 1985-05-22 | 1986-11-26 | Hitachi Ltd | 記憶回路 |
-
1988
- 1988-11-25 JP JP63298982A patent/JPH02143979A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5949647A (ja) * | 1982-09-14 | 1984-03-22 | Matsushita Electric Ind Co Ltd | メモリ制御方法 |
| JPS61267148A (ja) * | 1985-05-22 | 1986-11-26 | Hitachi Ltd | 記憶回路 |
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