JPH02146624A

JPH02146624A - 外部同期信号検出方式

Info

Publication number: JPH02146624A
Application number: JP30163088A
Authority: JP
Inventors: Akira Ito; 明伊藤
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1988-11-29
Filing date: 1988-11-29
Publication date: 1990-06-05

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［概　要］音声信号処理のごとき周期処理を行なうディジタルシグ
ナルプロセッサ等の外部同期信号を検出する外部同期信
号検出方式に関し、外部同期信号の検出時に、フラグレジスタへプログラム
にてクリア命令を出さなくても、外部同期信号の検出を
可能にすることを目的とし、外部同期信号の立ち」二か
りてのみセットされ同期検出命令実行後向動的にリセッ
Ｉ・されるよう制御される同期フラグにて、プログラム
実行制御を行なうように構成する。

［産業上の利用分野コ本発明は、音声信号処理のごとき周期処理を行なうディ
ジタルシグナルプロセッサ等の外部同期信号を検出する
外部同期信号検出方式に関する。

一般に、音声信号処理等では、外部同期信号を正確に検
出して、プロセッサ内のプログラムの実行を制御する必
要がある。このために、第５図に示すごとく、外部同期
信号＊ＦＬを外部同期信号検出部１００で検出して、デ
ィジタルシグナルプロセッサ（ＤＳＰ）１０１へその旨
の信号を供給するようになっている。このように外部同
期信号＊ＦＬを検出すると、ディジタルシグナルプロセ
ッサ１０１はＡ／Ｄ変換器１０３からのディジタルデー
タを取り込んでこのデータについて所要の処理（例えば
フィルタリング処理）を施すようになっている。

［従来の技術］第３図は従来の外部同期信号検出部のブロック図である
が、この第３図において、１は立ち上がりエツジ検出部
（ＲＥＤ）で、この立ち上がりエツジ検出部１は、外部
同期信号＊ＦＬを受け付けてその立ち上がりエツジを検
出するものである。

２はプロセッサ処理命令記憶部としてのインストラクシ
ョンＲＯＭ　（ＩＲＯＭ）で、このインストラクション
ＲＯＭ２は、プロセッサ処理すべき命令を記憶するもの
である。

３はプログラムカウンタ（ｐｃ）で、このプログラムカ
ウンタ３は、インストラクションＲＯＭ２のアドレスを
与えるものである。

４は命令レジスタ（ＩＲ）で、この命令レジスタ４は、
インストラクションＲＯＭ２より出される命令を取り込
む（フェッチする）ものである。

５はデコーダ（ＤＥＣ）で、このデコーダ５は、命令レ
ジスタ４からのコードをデコードしてディジタルシグナ
ルプロセッサ１０１内の制御信号を生成するものである
。

６はプログラムシーケンス制御部（ＳＥＱ）で、このプ
ログラムシーケンス制御部６は、デコーダ５によって制
御されることにより、プログラムカウンタ３を制御する
ためのものである。

７はフラグレジスタ（ＦＬＧ）で、このフラグレジスタ
７は、プログラムシーケンス制御部６に外部同期信号＊
ＦＬを受け付けたことを知らせるものである。

このような構成により、立ち上がりエツジ検出部１が外
部同期信号＊ＦＬを受け付けると、立ち上がりエツジ検
出部１が外部同期信号＊ＦＬの立ち上がりを検出して、
その出力ＳＦＬがローレベルに落ちる。そして、この信
号ＳＦＬはフラグレジスタ７のセット端へ入力され、デ
コーダ５からのクリア信号ＣＬＦＬがローレベルになっ
ていない、即ち競合していないことを条件にして、フラ
グレジスタ７からはフラグ信号ＦＬＧがハイレベルにな
る。

そして、フラグ信号ＦＬＧがハイレベルになると、プロ
グラムシーケンス制御部６はプログラムカウンタ３へ分
岐アドレスを指示し、プログラムカウンタ３はインスト
ラクションＲＯＭ２にアドレスを指定する。これにより
、インストラクションＲＯＭ２からはそのアドレスに応
じた命令（例えばＡ／Ｄ変換器からデータを取り込むべ
き命令）を命令レジスタ４に格納し、更にこれをデコー
ダ５でデコードして、ディジタルシグナルプロセッサ１
０１内の制御信号を生成する。

なお、フラグ信号ＦＬＧがローレベルの場合は、インス
トラクションＲＯＭ２からは、ＦＬＧ≠１なら、ｎ番地
に分岐する命令（ＢＲＵＬ　　ＦＬＧ。

ｎ）が取り出されており、プログラムカウンタ３はｎと
ｎ＋１とを繰り返している。

かかる従来例による各信号のタイミング図を示すと、第
４図（ａ）〜（ｇ）のようになる。

［発明が解決しようとする課題］しかしながら、このような従来の外部同期信号検出方式
では、外部同期信号＊ＦＬの立ち上がりを受け付けると
、必ずフラグレジスタ７をセットし、検出の前後（第４
図の場合は前ステップ）にて、フラグレジスタ７を一度
リセットする必要があるので、プロセッサの命令として
フラグレジスタ７をプログラム命令によってクリアする
プログラム命令が必要になり、また処理ステップにこの
クリア命令がプログラム上において必要となる［第４図
（ｃ）のＣＬＲＦＬＧという命令および第４図（ｄ）の
信号ＣＬ　Ｆ　Ｌのローレベルの部分参照］ので、同期
検出を多用する用途（例えば音声信号処理）では、この
クリア処理ステップの存在により、処理時間が長くなる
という問題点がある。

また、第４図（ｄ）、（ｆ）に示すように、立ち上がり
エツジ検出部１からの信号Ｓ　Ｆ　Ｉ、とクリア信号Ｃ
Ｌ　Ｆ　Ｌとが競合して、フラグレジスタ７へのセット
信号とリセット信号とが競合するタイミングも存在する
ことになり、この場合のことを考慮して、従来はどちら
かを優先させる機能を用意しなければならない。

本発明は、このような問題点に鑑みてなされたもので、
外部同期信号の検出時に、フラグレジスタヘプロクラム
にてクリア命令を出さなくても、外部同期信号の検出を
可能にした、外部同期信号検出方式を提供することを目
的とする。

［課題を解決するための手段］このため、本発明の外部同期信号検出方式は、立ち上が
りエツジ検出部、プロセッサ処理命令記憶部、プログラ
ムカウンタ、デコーダ、プログラムシー・ケンス制御部
、フラグレジスタをそなえたものにおいて、外部同期信
号の立ち上がりでのみセットされ同期検出命令実行後向
動的にリセットされるよう制御される同期フラグにて、
プログラム実行制御を行なうことを特徴としている。

［作　用コこのような構成により、外部同期信号の立ち上がりが検
出されると、同期フラグがセットされ、その後、このセ
ット情報に基づき、同期検出命令が実行されるが、この
同期検出命令実行後は、同期フラグが自動的にリセット
されるが、プログラムの実行制御は、このように制御さ
れる同期フラグを使用して行なわれる。

［実施例］以下、図面を参照して本発明の詳細な説明する。

第１図は本発明の一実施例を示すブロック図で、この第
１図に示す実施例も、外部同期信号＊ＦＬを受け付けて
その立ち上がりエツジを検出する立ち上がりエツジ検出
部１と、プロセッサ処理すべき命令を記憶するインスト
ラクションＲＯＭ　（プロセッサ処理命令記憶部）２と
、インストラクションＲＯＭ２のアドレスを与えるプロ
グラムカウンタ３と、インストラクションＲＯＭ２より
出される命令を取り込む命令レジスタ４と、命令レジス
タ４からのコードをデコードしてディジタルシグナルプ
ロセッサ１０１内の制御信号を生成するデコーダ５と、
デコーダ５により制御されるプログラムカウンタ制御用
のプログラムシーケンス制御部６と、プログラムシーケ
ンス制御部６に外部同期信号＊ＦＬを受け付けたことを
知らせるフラグレジスタ７とをそなえているが、本実施
例が従来のものと異なる点は、外部同期信号＊ＦＬの立
ち上がりでのみセットされ同期検出命令実行後向動的に
リセットされるよう制御される同期フラグにて、プログ
ラム実行制御を行なう点である。

即ち、命令レジスタ４からの命令がＢＲＵＬＦＬＧ、ｎ
　（ＦＬＧ≠１なら、ｎ番地に分岐する命令）に変わっ
てから、ＢＲＵＬ　　ＦＬＧ、ｎが続く間、デコーダ５
から信号ＢＲＦＬがハイレベル信号として出されるが、
これを受けてプログラムシーケンス制御部６は、信号Ｂ
ＲＦＬの立ち上がったあとに連動して自動的に立ち上が
り同期検出命令実行後信号ＢＲＦＬの立ち下がったあと
に同様に連動して自動的に立ち下がるフラグイネーブル
信号ＦＬＥＮを、フラグレジスタ７のリセット端へ入力
することにより、上記の制御を実現している。

次に動作について説明する。まず、命令レジスタ４から
の命令がＢＲＵＬ　　ＦＬＧ、ｎに変わってから、ＢＲ
ＵＬ　　ＦＬＧ、ｎが続く間、デコーダ５からは信号Ｂ
　ＲＦ　Ｔ−が、ハイレベル信号として出されており、
これを受けてプログラムシーケンス制御部６からのフラ
グイネーブル信号ＦＬＥＮが、信号ＢＲＦＬの立ち上が
ったあとに連動して自動的に立ち上がって、ハイレベル
信号としてフラグレジスタ７のリセット端へ入力されて
いる。

そして、立ち上がりエツジ検出部１が外部同期信号＊Ｆ
Ｌを受け付けると、立ち上がりエツジ検出部１が外部同
期信号＊ＦＬの立ち上がりを検出して、その出力ＳＦＬ
がローレベルに落ちる。そして、この信号ＳＦＬはフラ
グレジスタ７のセット端子へ入力され、このときフラグ
レジスタ７のリセット端には、ハイレベルのフラグイネ
ーブル信号ＦＬＥＮが入力されているので、フラグレジ
スタ７からはフラグ信号ＦＬＧがハイレベルになる。

とこ°ろで、命令レジスタ４の命令内容がＢＲＵＬＦＬ
Ｇ、ｎでなくなると、信号Ｂ　ＲＦ　Ｌはローレベルに
落ちるが、フラグイネーブル信号ＦＬＥＮもこれに連動
してローレベルに落ちる。これによりフラグレジスタ７
が自動的にリセットされてフラグ信号ＦＬＧがローレベ
ルに落ちて、次の外部同期信号＊ＦＬの立ち上がりを待
つ。

なお、かかる本実施例による各信号のタイミング図を示
すと、第２図（ａ）〜（ｈ）のようになる。

このように、同期信号検出中であることを示すフラグイ
ネーブル信号ＦＬＥＮを、デコーダ５より入力される信
号ＢＲＦＬより生成し、フラグレジスタ７はフラグイネ
ーブル信号ＦＬＥＮがハイレベルのときのみセットされ
るように構成しているので、フラグレジスタ７をクリア
するプログラム命令を必要としなくなり、従って、同期
検出を行なう場合は、ｒＢＲＵＬ　　ＦＬＧ、ｎＪ命令
のみ処理ステップとして用意しておけばよい。その結果
、プロッセッサの使い易さや処理ステップの効率化とい
う点でおおいに有利となるものである。

［発明の効果コ以上詳述したように、本発明の外部同期信号検出方式に
よれば、外部同期信号の立ち」二かりてのみセットされ
同期検出命令実行後向動的にリセットされるよう制御さ
れる同期フラグにて、プログラム実行制御を行なうので
、小規模の変更で、プロッセッサの使い易さや処理ステ
ップの効率化という点での改善を実現できる利点がある
。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図（
ａ）〜（ｈ）は本発明の一実施例によるタイミング図、第３図は従来例を示すブロック図、第４図（ａ）〜（ｇ）は従来例によるタイミング図、第５図は音声信号処理装置のブロック図である。図において、１は立ち上がりエツジ検出部、２はインストラクションＲＯＭ　（プロセッサ処理命令
記憶部）、３はプログラムカウンタ、４は命令レジスタ、５はデコーダ、６はプログラムシーケンス制御部、７はフラグレジスタ、１００は外部同期信号検出部、１０１はディジタルシグナルプロセッサ、１０２はＡ／
Ｄ変換器である。

Claims

【特許請求の範囲】外部同期信号を受け付けてその立ち上がりエッジを検出
する立ち上がりエッジ検出部（１）と、プロセッサ処理
すべき命令を記憶するプロセッサ処理命令記憶部（２）
と、該プロセッサ処理命令記憶部（２）のアドレスを与える
プログラムカウンタ（３）と、該プロセッサ処理命令記憶部（２）より出される命令を
取り込む命令レジスタ（４）と、該命令レジスタ（４）からのコードをデコードしてプロ
セッサ内の制御信号を生成するデコーダ（５）と、該デコーダ（５）により制御されるプログラムカウンタ
制御用のプログラムシーケンス制御部（６）該プログラ
ムシーケンス制御部（６）に該外部同期信号を受け付け
たことを知らせるフラグレジスタ（７）とをそなえ、該外部同期信号の立ち上がりでのみセットされ同期検出
命令実行後自動的にリセットされるよう制御される同期
フラグにて、プログラム実行制御を行なうことを特徴とする、外部同期信号検出方式。