JPH0214730B2 - - Google Patents
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- JPH0214730B2 JPH0214730B2 JP58114603A JP11460383A JPH0214730B2 JP H0214730 B2 JPH0214730 B2 JP H0214730B2 JP 58114603 A JP58114603 A JP 58114603A JP 11460383 A JP11460383 A JP 11460383A JP H0214730 B2 JPH0214730 B2 JP H0214730B2
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- JP
- Japan
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- instruction
- register
- processing
- loop
- repetition
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Description
【発明の詳細な説明】
本発明は情報処理装置、特にプログラムにより
同一ループの繰り返し処理を行なうことが予想さ
れている情報処理装置に関するものである。
同一ループの繰り返し処理を行なうことが予想さ
れている情報処理装置に関するものである。
従来の一般的な情報処理装置の構成を第１図に
示す。図において、１は制御回路で、周知のよう
に全体の動作はこの制御回路から各部に送出され
る制御信号によつて制御される。２はこれから実
行する命令を格納しておく命令レジスタ、３は実
行すべき命令およびデータを格納しておく記憶装
置、４は次に実行すべき命令のアドレスを格納し
ているプログラムカウンタPC、５はPC４のアド
レス情報を一時待避しておくスタツクである。ま
た６はデータに対する演算処理を実行する演算回
路である。７は一時データを記録する汎用レジス
タフアイルである。
示す。図において、１は制御回路で、周知のよう
に全体の動作はこの制御回路から各部に送出され
る制御信号によつて制御される。２はこれから実
行する命令を格納しておく命令レジスタ、３は実
行すべき命令およびデータを格納しておく記憶装
置、４は次に実行すべき命令のアドレスを格納し
ているプログラムカウンタPC、５はPC４のアド
レス情報を一時待避しておくスタツクである。ま
た６はデータに対する演算処理を実行する演算回
路である。７は一時データを記録する汎用レジス
タフアイルである。
次に、このような情報処理装置を用いて繰り返
し処理を行なう場合の動作を、第２図に示す一般
的な繰り返し処理のフローチヤートを用いて説明
する。ここで、処理X1〜Xoは、少なくとも２回
以上繰り返して実行すべき仕事であり、繰り返し
処理のループ制御は汎用レジスタを用いて、ルー
プに入る前の初期設定Ａ、ループ内でのループ制
御レジスタの更新Ｙおよびループ終了判断Ｚが行
なわれる。
し処理を行なう場合の動作を、第２図に示す一般
的な繰り返し処理のフローチヤートを用いて説明
する。ここで、処理X1〜Xoは、少なくとも２回
以上繰り返して実行すべき仕事であり、繰り返し
処理のループ制御は汎用レジスタを用いて、ルー
プに入る前の初期設定Ａ、ループ内でのループ制
御レジスタの更新Ｙおよびループ終了判断Ｚが行
なわれる。
そこで、汎用レジスタフアイル７内にあるレジ
スタＹ８をループ制御レジスタとして用いるもの
とすると、当該情報処理は以下のように実行され
る。まず命令がPC４の示す順に記憶装置３から
命令レジスタ２に読み出され、それに基づいて制
御回路１は各構成要素に制御信号を送出する。初
期設定Ａは、レジスタＹ８に繰り返し回数に対応
するある値を設定することで行なわれる。次い
で、処理X1〜Xoが汎用レジスタフアイル７や演
算回路６等を用いて１回実行されると、引き続き
レジスタＹ８の内容が演算回路６を通して更新さ
れる。その後ループを終了するかどうかの判定
は、レジスタＹ８が予め定められた終値にしたか
否かを演算回路６で比較して行なわれる。もし終
了でなければ、記憶装置３より取り出したデータ
をPC４に移してループのはじめ、つまり処理X1
に戻る。また終了であれば次の処理に移る。
スタＹ８をループ制御レジスタとして用いるもの
とすると、当該情報処理は以下のように実行され
る。まず命令がPC４の示す順に記憶装置３から
命令レジスタ２に読み出され、それに基づいて制
御回路１は各構成要素に制御信号を送出する。初
期設定Ａは、レジスタＹ８に繰り返し回数に対応
するある値を設定することで行なわれる。次い
で、処理X1〜Xoが汎用レジスタフアイル７や演
算回路６等を用いて１回実行されると、引き続き
レジスタＹ８の内容が演算回路６を通して更新さ
れる。その後ループを終了するかどうかの判定
は、レジスタＹ８が予め定められた終値にしたか
否かを演算回路６で比較して行なわれる。もし終
了でなければ、記憶装置３より取り出したデータ
をPC４に移してループのはじめ、つまり処理X1
に戻る。また終了であれば次の処理に移る。
このように従来の情報処理装置は繰り返して実
行したい処理X1〜Xoも、ループ制御のためのレ
ジスタ更新Ｙとループ終了判断Ｚも、ともに共通
の制御回路１や演算回路６を用いるため、同時に
並行して実行することは不可能である。したがつ
て、ループ内で処理X1〜Xoの後にレジスタ更新
Ｙとループ終了判定Ｚをするためループが長くな
り、繰り返し回数×｛レジスタ更新Ｙ＋終了判定
Ｚおよび分岐の時間｝の分だけ余分な時間を要す
るという欠点があつた。特にマイクロプログラム
のレベルでは、乗除算、ブロツク転送、サーチな
どをソフトウエアで行なう場合、繰り返し処理
X1〜Xoに対しレジスタ更新Ｙや終了判定Ｚの処
理時間は無視できず、情報処理装置の速度向上の
妨げとなつていた。
行したい処理X1〜Xoも、ループ制御のためのレ
ジスタ更新Ｙとループ終了判断Ｚも、ともに共通
の制御回路１や演算回路６を用いるため、同時に
並行して実行することは不可能である。したがつ
て、ループ内で処理X1〜Xoの後にレジスタ更新
Ｙとループ終了判定Ｚをするためループが長くな
り、繰り返し回数×｛レジスタ更新Ｙ＋終了判定
Ｚおよび分岐の時間｝の分だけ余分な時間を要す
るという欠点があつた。特にマイクロプログラム
のレベルでは、乗除算、ブロツク転送、サーチな
どをソフトウエアで行なう場合、繰り返し処理
X1〜Xoに対しレジスタ更新Ｙや終了判定Ｚの処
理時間は無視できず、情報処理装置の速度向上の
妨げとなつていた。
本発明はこのような事情に鑑みてなされたもの
で、その目的は、情報処理速度、特に同一ループ
の繰り返し処理速度を向上させることが可能な情
報処理装置を提供することにある。
で、その目的は、情報処理速度、特に同一ループ
の繰り返し処理速度を向上させることが可能な情
報処理装置を提供することにある。
このような目的を達成するために、本発明は、
繰り返し処理を指示する繰り返しフラグを設ける
とともに、命令レジスタに繰り返し処理ループの
最後の処理命令時に活性化される特定フイールド
を設け、かつ上記特定フイールドの活性化によつ
てループ制御レジスタの内容を更新する更新回路
および繰り返しフラグの活性化を条件に更新後の
ループ制御レジスタの内容を終値と比較しその結
果に応じてスタツクおよびプログラムカウンタを
制御するループ終了判定制御回路を設けたもので
ある。以下実施例を用いて本発明を詳細に説明す
る。
繰り返し処理を指示する繰り返しフラグを設ける
とともに、命令レジスタに繰り返し処理ループの
最後の処理命令時に活性化される特定フイールド
を設け、かつ上記特定フイールドの活性化によつ
てループ制御レジスタの内容を更新する更新回路
および繰り返しフラグの活性化を条件に更新後の
ループ制御レジスタの内容を終値と比較しその結
果に応じてスタツクおよびプログラムカウンタを
制御するループ終了判定制御回路を設けたもので
ある。以下実施例を用いて本発明を詳細に説明す
る。
第３図は、本発明の一実施例を示すブロツク図
である。図において、１ａは制御回路、２ａは命
令レジスタ、３ａは記憶装置であり、その他４〜
８は第１図に示す同一記号で示したものと同等の
部分を示す。さらに本発明に特徴的なものとし
て、２０は汎用レジスタフアイル７内のループ制
御レジスタＹ８の更新回路であり、２１は比較回
路で汎用レジスタＹ８が目標の終値に達したか否
かを予め有する基準値と比較し判定判定する。こ
れら更新回路２０および比較回路２１の機能はと
もに演算回路６を用いることなく実現される。２
２は繰り返しフラグであり、情報処理装置が現在
繰り返し処理中であることを示す。２３は繰り返
し制御回路で、制御回路からの制御信号CN１と
比較回路２１および繰り返しフラグ２２の出力が
ループ終了の条件に合つたとき、制御信号CN２
を送出してスタツク５からPC４へアドレスデー
タを転送する。
である。図において、１ａは制御回路、２ａは命
令レジスタ、３ａは記憶装置であり、その他４〜
８は第１図に示す同一記号で示したものと同等の
部分を示す。さらに本発明に特徴的なものとし
て、２０は汎用レジスタフアイル７内のループ制
御レジスタＹ８の更新回路であり、２１は比較回
路で汎用レジスタＹ８が目標の終値に達したか否
かを予め有する基準値と比較し判定判定する。こ
れら更新回路２０および比較回路２１の機能はと
もに演算回路６を用いることなく実現される。２
２は繰り返しフラグであり、情報処理装置が現在
繰り返し処理中であることを示す。２３は繰り返
し制御回路で、制御回路からの制御信号CN１と
比較回路２１および繰り返しフラグ２２の出力が
ループ終了の条件に合つたとき、制御信号CN２
を送出してスタツク５からPC４へアドレスデー
タを転送する。
第４図ａは、本実施例で用いる命令レジスタ２
ａの命令フイールドを示す。同図ｂの第１図に示
した従来例における命令レジスタ２の命令フイー
ルドと比較して明らかなように、本実施例ではど
の命令とも並行してループ制御レジスタＹ８を更
新するためのUPY（アツプデイト・レジスタＹ）
と名付けたフイールド４０を付加してある。
ａの命令フイールドを示す。同図ｂの第１図に示
した従来例における命令レジスタ２の命令フイー
ルドと比較して明らかなように、本実施例ではど
の命令とも並行してループ制御レジスタＹ８を更
新するためのUPY（アツプデイト・レジスタＹ）
と名付けたフイールド４０を付加してある。
上記構成において、第２図のフローチヤートに
示したと実質的に同様の処理を実行する場合、そ
の手順は第５図に示したフローチヤートのように
あらわされる。図において、初期設定Ｂは第５図
の本実施例で新たに加わつた構成要素の初期設定
を含む。処理X1〜Xoは第２図のそれと同様であ
るが、処理Xoはループ制御レジスタＹの更新Ya
およびループ終了判定Zaと同時に行なわれる。す
なわち図中破線の矢印で示した部分の処理は命令
レジスタ２ａのUPYフイールド４０に基づいて
行なわれる。なお図中１点鎖線は当該ブロツクが
１命令によることを示している。
示したと実質的に同様の処理を実行する場合、そ
の手順は第５図に示したフローチヤートのように
あらわされる。図において、初期設定Ｂは第５図
の本実施例で新たに加わつた構成要素の初期設定
を含む。処理X1〜Xoは第２図のそれと同様であ
るが、処理Xoはループ制御レジスタＹの更新Ya
およびループ終了判定Zaと同時に行なわれる。す
なわち図中破線の矢印で示した部分の処理は命令
レジスタ２ａのUPYフイールド４０に基づいて
行なわれる。なお図中１点鎖線は当該ブロツクが
１命令によることを示している。
次に、このフローチヤートにしたがつて本装置
の動作を詳細に説明する。まず、初期設定Ｂにお
いて、通常の処理X1〜Xoのための各構成要素の
初期化の後に、繰り返しフラグ２２の活性化、更
新回路２０の更新値および比較回路２１の終値
（基準値）の設定、ループ制御レジスタＹ８の初
期値化を行なう。これらは、例えばループ制御レ
ジスタＹ８の初期値を繰り返し回数に対応する一
定の値とし、これに対し比較回路２１の終値をオ
ール０とし、更新回路２０の更新値を−１とし
て、ループを１回実行するごとにループ制御レジ
スタＹ８の内容を１ずつデクリメントしていくよ
うにしてもよいし、逆ループ制御レジスタＹ８の
初期値を例えば０とし、比較回路２１の終値を繰
り返し回数に対応する一定の値とし、更新回路２
０の更新値を＋１として、ループ１回ごとにルー
プ制御レジスタＹ８の内容を１ずつインクリメン
トしていくようにしてもよい。もちろん、ループ
制御レジスタＹ８および比較回路２１の終値の一
方を０にしなればならないものではないし、更新
回路２０の更新値も±１である必要はなく、他の
任意の一定値であつてよい。最後にスタツク５に
処理X1のはじめのアドレスデータを待避してお
き、制御回路１ａ内のスタツクポインタを更新し
て初期設定Ｂを終了する。その後、繰り返し処理
X1〜Xoを実行する。すなわち、制御回路１ａは、
従来装置と同様に記憶装置３ａから命令レジスタ
２ａに読み出した命令に従つて、レジスタフアイ
ル７や演算回路６等を用いて各処理ステツプを順
次実行していく。このループの最終処理の手前の
処理Xo-1までは第４図ａに示した命令レジスタ
２ａのUPYフイールド４０は不活性であるが、
最後の処理Xoにおいてはじめて上記フイールド
が活性化される。すると、レジスタフアイル７や
演算回路６等を用いた本来の処理Xoに並行して、
制御回路１ａは制御信号CN１により更新回路２
０、比較回路２１および繰り返し制御回路２３を
活性化し、レジスタ更新Yaおよびループ終了判
定Zaの処理を行なう。つまり、繰り返し制御回路
２３は、更新されたループ制御レジスタＹ８の内
容と所定の終値との比較結果、すなわち比較回路
２１の出力により、ループのはじめに戻るか終了
するかの制御信号CN２を送出する。終値に達し
ていれば、制御信号CN２は制御回路１ａ内のス
タツクポインタを元に戻し、PC４はそのまま次
へ進む。終値に達していなければ、制御信号CN
２はスタツク５に待避させていた処理X1のはじ
めのアドレスデータをPC４に移し、プログラム
の実行はループのはじめに戻る。ここで、スタツ
ク５からアドレスデータを読み出しても、制御回
路１ａのスタツクポインタは変更しないので、再
び設定する必要はない。したがつて、従来第２図
のレジスタ更新Ｙおよび終了判定Ｚにおいて行な
つていた演算命令、分岐命令等が不要となりその
分の命令実行時間およびプログラムのステツプ数
が短縮された。また、繰り返しループの長さは、
初期設定Ｂの後はじめてUPYフイールド４０が
活性化されるところまでであるため、特にその長
さが限定されることはない。ただし、UPYフイ
ールド４０が活性化されたところでループ終了判
定Zaを行なうためには繰り返しフラグ２２が活性
化していることが要件となる。もし、初期設定Ｂ
で繰り返しフラグ２２が活性化していなければ、
更新回路２０が働くのみで、ループ終了判定は行
なわれない。つまり、繰り返しフラグ２２を設け
たことにより、他の命令と並列にレジスタＹ８を
更新させるだけと、更新・比較・分岐の３つを実
行させるのと、２通りの動作をUPYフイールド
４０に割り当てることが可能である。
の動作を詳細に説明する。まず、初期設定Ｂにお
いて、通常の処理X1〜Xoのための各構成要素の
初期化の後に、繰り返しフラグ２２の活性化、更
新回路２０の更新値および比較回路２１の終値
（基準値）の設定、ループ制御レジスタＹ８の初
期値化を行なう。これらは、例えばループ制御レ
ジスタＹ８の初期値を繰り返し回数に対応する一
定の値とし、これに対し比較回路２１の終値をオ
ール０とし、更新回路２０の更新値を−１とし
て、ループを１回実行するごとにループ制御レジ
スタＹ８の内容を１ずつデクリメントしていくよ
うにしてもよいし、逆ループ制御レジスタＹ８の
初期値を例えば０とし、比較回路２１の終値を繰
り返し回数に対応する一定の値とし、更新回路２
０の更新値を＋１として、ループ１回ごとにルー
プ制御レジスタＹ８の内容を１ずつインクリメン
トしていくようにしてもよい。もちろん、ループ
制御レジスタＹ８および比較回路２１の終値の一
方を０にしなればならないものではないし、更新
回路２０の更新値も±１である必要はなく、他の
任意の一定値であつてよい。最後にスタツク５に
処理X1のはじめのアドレスデータを待避してお
き、制御回路１ａ内のスタツクポインタを更新し
て初期設定Ｂを終了する。その後、繰り返し処理
X1〜Xoを実行する。すなわち、制御回路１ａは、
従来装置と同様に記憶装置３ａから命令レジスタ
２ａに読み出した命令に従つて、レジスタフアイ
ル７や演算回路６等を用いて各処理ステツプを順
次実行していく。このループの最終処理の手前の
処理Xo-1までは第４図ａに示した命令レジスタ
２ａのUPYフイールド４０は不活性であるが、
最後の処理Xoにおいてはじめて上記フイールド
が活性化される。すると、レジスタフアイル７や
演算回路６等を用いた本来の処理Xoに並行して、
制御回路１ａは制御信号CN１により更新回路２
０、比較回路２１および繰り返し制御回路２３を
活性化し、レジスタ更新Yaおよびループ終了判
定Zaの処理を行なう。つまり、繰り返し制御回路
２３は、更新されたループ制御レジスタＹ８の内
容と所定の終値との比較結果、すなわち比較回路
２１の出力により、ループのはじめに戻るか終了
するかの制御信号CN２を送出する。終値に達し
ていれば、制御信号CN２は制御回路１ａ内のス
タツクポインタを元に戻し、PC４はそのまま次
へ進む。終値に達していなければ、制御信号CN
２はスタツク５に待避させていた処理X1のはじ
めのアドレスデータをPC４に移し、プログラム
の実行はループのはじめに戻る。ここで、スタツ
ク５からアドレスデータを読み出しても、制御回
路１ａのスタツクポインタは変更しないので、再
び設定する必要はない。したがつて、従来第２図
のレジスタ更新Ｙおよび終了判定Ｚにおいて行な
つていた演算命令、分岐命令等が不要となりその
分の命令実行時間およびプログラムのステツプ数
が短縮された。また、繰り返しループの長さは、
初期設定Ｂの後はじめてUPYフイールド４０が
活性化されるところまでであるため、特にその長
さが限定されることはない。ただし、UPYフイ
ールド４０が活性化されたところでループ終了判
定Zaを行なうためには繰り返しフラグ２２が活性
化していることが要件となる。もし、初期設定Ｂ
で繰り返しフラグ２２が活性化していなければ、
更新回路２０が働くのみで、ループ終了判定は行
なわれない。つまり、繰り返しフラグ２２を設け
たことにより、他の命令と並列にレジスタＹ８を
更新させるだけと、更新・比較・分岐の３つを実
行させるのと、２通りの動作をUPYフイールド
４０に割り当てることが可能である。
なお、上述した実施例では情報処理装置のマイ
クロプログラムレベルで用いた場合について説明
したが、これはさらに上位レベルのプログラムで
も使用できるように構成することが可能である。
なぜなら、動作が高級言語のDO−UNTIL文と
本質的に等しいからである。
クロプログラムレベルで用いた場合について説明
したが、これはさらに上位レベルのプログラムで
も使用できるように構成することが可能である。
なぜなら、動作が高級言語のDO−UNTIL文と
本質的に等しいからである。
また、上述した実施例では一重のループを用い
た場合についてのみ説明したが、繰り返しフラグ
２２に専用のスタツク等を設ければ、多重ループ
の繰り返し処理を行なう場合にも対応できる。
た場合についてのみ説明したが、繰り返しフラグ
２２に専用のスタツク等を設ければ、多重ループ
の繰り返し処理を行なう場合にも対応できる。
以上説明したように、本発明によれば、従来の
情報装置にわずかの構成要素、すなわち繰り返し
フラグ、更新回路およびループ終了判定制御回路
を加え、命令レジスタに繰り返し処理ループの最
後の処理命令で活性化される特定フイールドを設
けたことにより、情報処理一般に広く用いられる
繰り返し処理の高速化が可能となつた。
情報装置にわずかの構成要素、すなわち繰り返し
フラグ、更新回路およびループ終了判定制御回路
を加え、命令レジスタに繰り返し処理ループの最
後の処理命令で活性化される特定フイールドを設
けたことにより、情報処理一般に広く用いられる
繰り返し処理の高速化が可能となつた。
第１図は情報処理装置の構成例を示すブロツク
図、第２図は繰り返し処理プログラムの一例を示
すフローチヤート、第３図は本発明の一実施例を
示すブロツク図、第４図ａおよびｂは命令レジス
タに与えられる命令フイールドの構成例を従来例
と比較して示す図、第５図は繰り返し処理プログ
ラムの一例を示すフローチヤートであ。 １ａ……制御回路、２ａ……命令レジスタ、３
ａ……記憶装置、４……プログラムカウンタPC、
５……スタツク、７……汎用レジスタフアイル、
８……ループ制御レジスタＹ、２０……更新回
路、２１……ループ終了判定制御回路を構成する
比較回路、２２……繰り返しフラグ、２３……ル
ープ終了判定制御回路を構成する繰り返し制御回
路、４０……命令レジスタ２ａの特定フイール
ド。
図、第２図は繰り返し処理プログラムの一例を示
すフローチヤート、第３図は本発明の一実施例を
示すブロツク図、第４図ａおよびｂは命令レジス
タに与えられる命令フイールドの構成例を従来例
と比較して示す図、第５図は繰り返し処理プログ
ラムの一例を示すフローチヤートであ。 １ａ……制御回路、２ａ……命令レジスタ、３
ａ……記憶装置、４……プログラムカウンタPC、
５……スタツク、７……汎用レジスタフアイル、
８……ループ制御レジスタＹ、２０……更新回
路、２１……ループ終了判定制御回路を構成する
比較回路、２２……繰り返しフラグ、２３……ル
ープ終了判定制御回路を構成する繰り返し制御回
路、４０……命令レジスタ２ａの特定フイール
ド。
Claims (1)
- 【特許請求の範囲】 １ 実行すべき命令のアドレスを指定するプログ
ラムカウンタと、このプログラムカウンタの内容
を一時的に保持するスタツクと、処理するデータ
を格納する汎用レジスタと、プログラムを格納す
る記憶装置と、前記プログラムカウンタの指定し
たアドレスに従つて前記記憶装置から読み出した
命令を格納する命令レジスタと、繰り返し処理の
回数を記憶するループ制御レジスタと、前記ルー
プ制御レジスタの内容を所定の値ずつ更新する更
新回路と、前記ループ制御レジスタの内容とあら
かじめ定められた終値と比較する比較回路とを有
し、 前記命令レジスタの一部をループ制御レジスタ
更新制御用の専用フイールドとし、前記命令レジ
スタとは独立に繰り返し処理状態を示す繰り返し
フラグを有し、 繰り返し処理の初期設定命令により前記繰り返
しフラグを活性化し、繰り返し処理の先頭命令の
アドレスを前記スタツクに転送し、 前記繰り返しフラグの不活性化状態において
は、前記専用フイールドを活性化する命令が前記
命令レジスタに取り込まれた場合には、前記専用
フイールドにより前記更新回路を用いて前記ルー
プ制御レジスタの記憶の更新を行い、 前記繰り返しフラグの活性化状態においては、
前記ループ制御レジスタの記憶の更新とともに、
前記比較回路の出力が不一致状態を示した場合に
は前記スタツクに転送されていた繰り返し処理の
前記先頭命令のアドレスを前記プログラムカウン
タに転送することにより繰り返し処理を継続し、
前記比較回路の出力が一致状態を示した場合には
前記スタツクに転送されていた前記先頭命令のア
ドレスの消去及び前記繰り返しフラグの不活性化
を行うことによつて繰り返し処理を終了すること
を特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58114603A JPS607536A (ja) | 1983-06-24 | 1983-06-24 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58114603A JPS607536A (ja) | 1983-06-24 | 1983-06-24 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS607536A JPS607536A (ja) | 1985-01-16 |
| JPH0214730B2 true JPH0214730B2 (ja) | 1990-04-09 |
Family
ID=14641981
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58114603A Granted JPS607536A (ja) | 1983-06-24 | 1983-06-24 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS607536A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11048511B2 (en) | 2017-11-13 | 2021-06-29 | Nec Corporation | Data processing device data processing method and recording medium |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62169232A (ja) * | 1986-01-22 | 1987-07-25 | Oki Electric Ind Co Ltd | 信号処理プロセツサ |
| JPS62278637A (ja) * | 1986-05-28 | 1987-12-03 | Hitachi Ltd | マイクロプログラム制御器 |
| US5452425A (en) * | 1989-10-13 | 1995-09-19 | Texas Instruments Incorporated | Sequential constant generator system for indicating the last data word by using the end of loop bit having opposite digital state than other data words |
| JP5511299B2 (ja) * | 2009-10-16 | 2014-06-04 | 三菱電機株式会社 | データ演算装置の制御回路及びデータ演算装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4097920A (en) * | 1976-12-13 | 1978-06-27 | Rca Corporation | Hardware control for repeating program loops in electronic computers |
| JPS5750051A (en) * | 1980-09-09 | 1982-03-24 | Toshiba Corp | Program controller |
| JPS57114950A (en) * | 1981-01-08 | 1982-07-17 | Nippon Telegr & Teleph Corp <Ntt> | Loop processing system for program controller |
-
1983
- 1983-06-24 JP JP58114603A patent/JPS607536A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11048511B2 (en) | 2017-11-13 | 2021-06-29 | Nec Corporation | Data processing device data processing method and recording medium |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS607536A (ja) | 1985-01-16 |
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