JPH0348931A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概　　要コ アクセスレジスタモードで動作し得る仮想記憶方式の情
報処理装置に間し、 ＭＶＣＬ命令の動作速度の高速化を目的とし、ＭＶＣＬ
命令語の第１オペランドおよび第２オペランドについて
、それぞれオペランドアドレスを指定するためのレジス
タ番号がｏｌｔｓないときには、該当するレジスタ番号
に対応するアクセスレジスタの内容を選択し、一方、オ
ペランドアドレスを指定するためのレジスタ番号が０番
であるときには、データをオール“０”として設定する
手段と、該手段により選択あるいは設定された第１オペ
ランドに係るデータと、第２オペランドに係るデータと
を比較する手段と、その比較結果を用いて第１オペラン
ドと第２オペランドとのアドレスの破壊的重なり合いの
検査を行なうか否かを制御する如く構成する。

［産業上の利用分野］ 本発明は、複数のアドレス空間からなる仮想記憶装置を
持った情報処理装置における実空間上のデータの移動に
際する破壊的重なり合いの検査に関し、特に、ＭＶＣＬ
命令の実行に際する第１オペランドと第２オペランドに
指定されたアドレスに関する破壊的重なり合いの検査を
行なうか否かの制御を高速に行なうだめの手段に係る。

［従来の技術］ 近年の情報処理装置に対する要求として、処理するデー
タ量の増大がある。特にデータベースシステムにおいて
これが著しい。この要求に伴い、従来の仮想記憶装置に
おけるアドレス空間の限界を越えて、複数のアドレス空
間のデータを直接ユーザープログラムからアクセスする
ことを可能にするアーキテクチャ−の実現が要望され、
このような製品が出現した。

すなわち、従来の仮想記憶を有する情報処理装置におい
ては、コントロールレジスタによって指定される単一の
アドレス空間内のデータをアクセスする事のみが許され
ていた。従って、複数のアドレス空間内のデータを参照
するためにはコントロールレジスタの内容を入れ替える
必要があり、オペレーティングシステムの管理下におか
れてい′た。このような制御の下では、ユーザープログ
ラムが直接、複数のアドレス空間にまたがってデータの
処理をすることは許されなかった。しかし、仮想記憶空
間の拡大の要求が大となり、ユーザープログラムが与え
られたアドレス空間の範囲を越えてベースレジスタ番号
の異なる複数のアドレス空間へのアクセスをすることを
許容するような制御の必要を生ずるに至った。

このための機構としては、次のような方法が考えられる
。すなわち、ユーザーの使う複数のアドレス空間に対し
、それぞれセグメントテーブルを用意し、そのテーブル
に対するポインタであるセグメントテーブルオリ、ジン
（ＳＴＯ）を複数個持ち、そのいずれを使うかをそのア
クセスで使われるペースレジスタ番号によっテ索引され
るアクセスレジスタの内容によって決定する。その決定
の方法としては、アクセスレジスタの内容により実記（
、α空間内のアクセスリストが索引され、該ペースレジ
スタ番号を使用した仮想記憶空間へのアクセスがどのＳ
ＴＯを利用するかが指定される。上記、アクセスレジス
タによるアクセスは、日経コンピュータ１９８８年９月
１２日号の１０５頁から　１０９頁に詳しく述べられて
いる。

ベースレジスタ番号指定部分は命令語の限られたビット
位置にあり、その内容により選択されたレジスタの内容
が有効アドレス生成のための加算回路の入力となる。

このようなアドレスレジスタを用いてアドレス変換を行
なう情報処理装置の状態をアドレスレジスタモードと呼
び、該アドレスレジスタモードはプログラム状＝語（ｐ
ｓｗ）の中の特定のビットによって定義される。

情報処理装置で用いる命令の一つとしてＭＶＣＬ　（Ｍ
ＯＶＥ　　ＣＨＡＲＡＣＴＥＲＬＯＮＧ）命令がある。

これは、ＲＲ形式の命令であって、命令語の第２オペラ
ンドで与えられる情報に対応する実空間上のアドレスの
データを、第１オペランドで与えられる情報に対応する
実空間上のアドレスへ移動（ＭＯＶＥ）するとき用いら
れる命令であって、実空間上で比較的大量のデータを移
動する必要のあるとき用いられる。

ＭＶＣＬ命令のデータの移動の方法についてのプログラ
マに対する周知としては、通常１バイトずつリードして
、これを、目的きするアドレスの箇所に１バイトずつラ
イトしている如き仕様としているが、実際には、高速化
のためとメモリからデータを一度に読み出すバス幅との
関係もあり、−度にリードライトするデータは必ずしも
１バイトずつとは限らない。

そのため、第１オペランドアドレスと第２オペランドア
ドレスが近接している場合には、データの破壊的型なり
合いを生ずることがある。

通常は、１度のアクセスを第１オペランドデータと第２
オペランドデータの差分の長さに止めておけば、破壊的
型なり合いを生ずることを回避できる。

一方、前述したアドレスレジスタモードにおいては、複
数のアドレス空間へのアクセスが許容されるが、このと
きはアドレスレジスタ変換が行なわれるため、命令路の
オペランドの有効アドレスの値が一致していても、異な
る実空間上のアドレスが与えられる。

従って、逆に有効アドレスが異なる場合であっても実空
間上での破壊的競合が発生する可能性もある。

そのため、命令の実行に際しては、破壊的型なり合いが
起きるか否かについて検査をする必要がある。

［発明が解決しようとする課題］ 前述したような、アクセスレジスタ変換が行なわれるア
クセスレジスタモードにおいて、ＭＶＣＬ命令の第１オ
ペランド、第２オペランドはそれぞれのオペランドアド
レスを指定するレジスタ番号に対応するアクセスレジス
タの内容が指し示すアドレス空間内に存在する筈である
から、前記第１オペランド、第２オペランドに対応する
アクセスレジスタの内容が一致したときのみ破壊的型な
り合いの検査が行なわれる。

また、オペランドアドレスを指定するレジスタ番号がゼ
ロの場合には、その指定されたオペランドは一次仮想記
憶空間に存在する筈であるから、比較されるアクセスレ
ジスタの内容はオールゼロとして処理が行なわれる。

従来の処理方式でこのような処理を実現しようとすると
、ＭＶＣＬ命令を実行するマイクロプログラムの中でレ
ジスタ番号の検査、その結果によるアクセスレジスタの
選択、選択された内容の比較の検査、その結果による破
壊的型なり合いの検査を行なうかどうかの分岐の選択な
どｊこついての制御を行なわなければならない。

第５図はこのようプ；従来のＭ　Ｖ　ＣＬ命令の処理の
マイクロプログラムルーチンを示す流れ図である。

第６図は上記流れダによって示した制御を更にバイブラ
インのタイムチャートとして示したものである。

以下、第５図および第６７に基づいて動作を説明するっ （ａ）　　第６ｖｇＪフロー〇（第５図ステップ１６に
相当する）　ＭＶＣＬ命令の第１オペランドのレジスタ
番号をチエツクする。前記チエツクはバイブラインのＢ
サイクルで行なわれる。Ｗサイクルでオール０かどかが
が判定される（判定結果は５ＴＡＴＵＳである）。

オールＯの場合は、その指定されたオペランドは１次仮
想記憶空間に存在するから、比較されるアクセスレジス
タの内容はオールゼロとして処理が行なわれる（第５図
フローチャート、ステップ２４）。

（ｂ）　　第６図フロー〇はダミーのステージである。

（Ｃ）　　第６図フロー■（第５図ステップ１６ｊこ、
相当する）　前記ステージ■のチエツクの結果、レジス
タ番号が０でなかった場合は、番号に相当するアクセス
レジスタの内容を、演算ユニット　（Ｅユニット）に送
る。

（ｄ）　　第６図フロー■〜■は、第２オペランドに関
して、上記第６図フロー〇〜■と同様の処理を行なう。

（ｅ）　　第６図７０−〇に於いて、前記二つのアクセ
スレジスタの内容がＥユニットで比較される。前記比較
は第５図フローチャートのステップ１９に相当する。

その後、データ転送が開始される（第５図フローチャー
ト、ステップ２０）。

第５図フローチャートのステップ１９に於いて、アクセ
スレジスタ番号が一致した場合は、破壊的重なり合いの
チエツクが行なわれる（第５図フローチャート、ステッ
プ２１〜２３）。

以上の説明からも分るように、従来のようなマイクロプ
ログラム制御による方法では処理ステップが多くなるの
で、処理のサイクル数が多大になり、高速な処理が期待
できないと言う間８点があった。

本発明は、このような従来の問題点に濫み、アドレスレ
ジスタモードのとき、ＣＰＵに設けたアクセスレジスタ
と主記憶上のアクセスリストを用いて命令のオペランド
アドレスを動的に変換することにより、複数のアドレス
空間のデータを参照することが可能な如く構成された仮
想記憶方式の情報処理装置において、ＭＶＣＬ命令を高
速で実行することの可能な手段を提供することを目的と
している。

［課題を解決するための手段］ 本発明によれば、上述の目的は、前記特許請求の範囲に
記載した手段により達成される。

すなわち、本発明は、アクセスレジスタモードのとき、
ＣＰＵに設けたアクセスレジスタと主記憶上のアクセス
リストを用いて命令のオペランドアドレスを動的に変換
することにより、複数のアドレス空間のデータを参照す
ることが可能な如く構成された仮想記憶方式の情報処理
装置におけるＭＶＣＬ命令の制御方式であって、ＭＶＣ
Ｌ命令語の第１オペランドおよび第２オペランドについ
、て、それぞれオペランドアドレスを指定するだめのレ
ジスタ番号が０番でないときには、該当するレジスタ番
号に対応するアクセスレジスタの内容を選択し、一方、
オペランドアドレスを指定するためのレジスタ番号が０
番であるときには、データをオール“０”として設定す
る回路と、該回路により選択あるいは設定された第１オ
ペランドに係るデータと、第２オペランドに係るデータ
とを比較する回路と、上記回路により両データが一致し
ているとの結果が得られたとき、これを保持し、該結果
を用いて第１オペランドアドレスと第２オペランドアド
レスとの破壊的重なり合いの検査を行なうか否かを制御
する回路とを設けたＭ　Ｖ　ＣＬ命令制御方式である。

［作　用］ 本発明においては、アクセスレジスタ変換が行なわれる
アクセスレジスタモードにおいて、ＭＶＣＬ命令の第１
オペランド、第２オペランドはそれぞれのオペランドア
ドレスを指定するレジスタ番号に対応するアクセスレジ
スタの内容が指し示すアドレス空間内に存在する筈であ
るから、前記第１オペランド、第２オペランドに対応す
るアクセスレジスタの内容が一致したときのみ破壊的重
なり合いの検査が行なわれる。

また、オペランドアドレスを指定するレジスタ番号がゼ
ロの場合には、その指定されたオペランドは一次仮想記
憶空間に存在する筈であるから、比較されるアクセスレ
ジスタの内容はオールゼロとして処理が行なわれる。

従来の処理方式では、ＭＶＣＬ命令を実行するマイクロ
プログラムの中でレジスタ番号の検査、その結果による
アクセスレジスタの選択、選択された内容の比較の検査
、その結果による破壊的重なり合いの検査を行なうかど
うかの分岐の選択などを行なっていたが、本発明におい
ては、これらをハードウェアによって行なう如く構成し
ているので高速な処理が期待できる。

［実施例］ 第１図は本発明の一実施例を示すブロック図であって、
１はＢサイクルのペースレジスタ番号を保持するラッチ
、２はデコーダ、３−１〜３−ｎはそれぞれアンドゲー
ト、４はアクセスレジスタ、５はラッチ、６は演算ユニ
ット、７は演算ユニットによるアドレスの比較結果（排
他的論理和（ＥＯＲ）の結果）を保持するラッチ、８−
１〜８−ｎおよび９はそれぞれオアゲート、１０はアン
ドゲート、１１はラッチ、１２は破壊的オーバラップ条
件検出回路を表わしている。

第２図は上記実施例の動作の例を示すタイムチャートで
ある。

第１図において、Ｂサイクルでうγチ１にベースレジス
タ番号がセットされ、そのデコード結果とＢサイクルで
のアクセス・レジスタ・リード信号であるＢ−μ−ＴＡ
Ｇ信号とのアンド条件で該当するアクセスレジスタが選
択され、その内容が一旦ラッチ５に保持された後、演算
ユニット６　　（ＣＰＵのＥユニット）に送られる。

上記動作は第２図のタイムチャートに示すように当該Ｍ
ＶＣＬ命令の第１オペランドと、第２オペランドについ
て行なわれ、それら両データが演算ユニット６によって
比較される（この比較は実際には両データの排他的論理
和として求められ、その結果が比較結果きなる）。そし
て、この比較結果はオア回路８−１〜８−ｎおよび９に
よって集束されてラッチ１１に保持される。アンドゲー
トｌＯからなる回路は、ラッチ１１へのデータのセット
のタイミングを作成する回路である。

オアゲート９の出力が０″であり（これが“０”である
ことはオペランドＩとオペランド２に対応するアクセス
レジスタの内容同志の排他的論理和がオール“０”であ
ったことを意味する）、これがラッチ１１に保持されて
いる間は、第２図に示すようにＩ　ＮＨ−Ｄ　Ｉ　５Ａ
ＢＬＥ−ＯＶＥＲＬＡＰ−ＣＨＫ信号が上っており、こ
の状轢ではＤ　ｒ　５ＡＢＬＥ−ＯＶＥＲＬＡＰ−ＣＨ
Ｋ信号が検出されても、通常通りにデータの移動が行な
わ、れる。

第３図は、破壊的オーバラップ条件検出回路１２の構成
の例を示すブロック図であって、１３はＢ−ラッチ　（
Ｂ−ＬＡＴＣＨ）　、１４はＣ−ラッチ（Ｃ−ＬＡＴＣ
Ｈ）　、１５はＣＯ−ラッチ（ＣＯ−ＬＡＴＣＨ）　、
１６−１〜１６−３はアンドゲートを表わしている。

同図において、Ｂ−ＬＡＴＣＨは、（ＯＰｌのアドレス
）≧（Ｏ２０のアドレス）　の条件を検出したとき、そ
の結果を保持するラッチである（上記ＯＰＩはオペラン
ドｌを、また、Ｏ２０はオペランド２を表わしている。

以降においても同様に表現する）。

また、Ｃ−ＬＡＴＣＦ（は、［ＭＩＮ（○ＰＩレングス
、ＯＰ２レングス）−１−ＯＰ２アドレス３＞ＯＰＩア
ドレス　の条件を検出したときその結果を保持するラッ
チである。

更に、Ｃ０−ＬＡＴＣＨは、ＣＭＩＮ（ＯＦルングス、
ＯＰ２レングス＞４−ＯＦ２アドレス］〉○Ｐ２アドレ
ス　の条件を検出したときその結果を保持するラッチで
あって、このラッチがセットされたときは、オペランド
２がラップアラウンドしないことを示すものである。

上記各条件の検出は特殊なアダーのキャリーを見ること
により検出される。

第３図におけるアンドゲート１６−１のアンド条件は　
Ｂ−ＬＡＴＣＨＨＣ−ＬＡＴＣＨであり、アンドゲート
１６−２のアンド条件は　Ｂ−ＬＡＴＣＨＨＣＯ−ＬＡ
ＴＣＨであり、またアンドゲート１６−３のアンド条件
は　Ｃ−ＬＡＴＣＨＨＣＯ−ＬＡＴＣＨであッテ、これ
らの内の一つでも成立するときは破壊的オーバーラツプ
条件となる。

第４図は、このような破壊的重なり合い（オーバーラツ
プ）を生ずる条件について説明する図であって、（ａ）
はＢ−ＬＡＴＣＩ（ＨＣ−ＬＡＴＣＨの条件が成立する
場合のデータの重なりの状褒、（ｂ）はＢ−ＬＡＴＣ）
（ＨＣＯ−ＬＡＴＣＨの条件が成立する場合のデータの
重なりの状態、（Ｃ）はＣ−ＬＡＴＣＨＭＣＯ−ＬＡＴ
ＣＨの条件が成立する場合のデータの重なりの状態を示
している。

同図において、０ＰＩＡはオペランド１の先頭アドレス
を、ＯＰ２Δはオペランド２の先頭アドレスを示してい
る。

［発明の効果］ 以上説明したように本発明によれば、アクセスレジスタ
モードのとき、ＣＰＵに設けたアクセスレジスタと主記
憶上のアクセスリストを用いて命令のオペランドアドレ
スを動的に変換することにより、複数のアドレス空間の
データを参照することが可能な如く構成された仮想記憶
方式の情報処理装置において、ＭＶＣＬ命令の実行に際
するデータの破壊的重なり合いの検査を行なうか否かの
判断結果を迅速に得ることが可能であるので、延いては
ＭＶＣＬ命令の処理の高速化を図ることができる利点が
ある。

り合いを生ずる条件について説明する図、第５図は従来
のＭＶＣＬ命令の処理のマイクロプログラムルーチンを
示す流れ図、第６図は従来のＭＶＣＬ命令の処理の制御
を示すパイプラインのタイムチャートである。

１．５，７．１１・・・・・・ラッチ、２・・・・・・
デコーダ、３−１〜３−ｎ、　１６−１〜１６−３．　
１０−アンドゲート、４・・・・・・アクセスレジスタ
、６・・・・・・演算ユニット、８−１〜８−ｎ、９・
・・・・・オアゲート、１２・・・・・・破壊的オーバ
ラップ条件検出回路、１３・・・・・・Ｂ−ラッチ、１
４・・・・・・Ｃ−ラッチ、１５・・・・・・ＣＯ−ラ
ッチ、１６〜２４・・・・・・流れ図上の動作

【図面の簡単な説明】

Claims (1)

1. 【特許請求の範囲】 アクセスレジスタモードのとき、ＣＰＵに設けたアクセ
   スレジスタと主記憶上のアクセスリストを用いて命令の
   オペランドアドレスを動的に変換することにより、複数
   のアドレス空間のデータを参照することが可能な如く構
   成された仮想記憶方式の情報処理装置におけるＭＶＣＬ
   命令の制御方式であって、 ＭＶＣＬ命令語の第１オペランドおよび第２オペランド
   について、それぞれオペランドアドレスを指定するため
   のレジスタ番号が０でないときには、該当するレジスタ
   番号に対応するアクセスレジスタの内容を選択し、一方
   、オペランドアドレスを指定するためのレジスタ番号が
   ０番であるときには、データをオール“０”として設定
   する回路と、 該回路により選択あるいは設定された第１オペランドに
   係るデータと、第２オペランドに係るデータとを比較す
   る回路と、 上記回路により両データが一致しているとの結果が得ら
   れたとき、これを保持し、該結果を用いて第１オペラン
   ドアドレスと第２オペランドアドレスとの破壊的重なり
   合いの検査を行なうか否かを制御する回路とを設けたこ
   とを特徴とするＭＶＣＬ命令制御方式。