JPH02148305A - ファームウエアによるデータ転送装置 - Google Patents
ファームウエアによるデータ転送装置Info
- Publication number
- JPH02148305A JPH02148305A JP63302991A JP30299188A JPH02148305A JP H02148305 A JPH02148305 A JP H02148305A JP 63302991 A JP63302991 A JP 63302991A JP 30299188 A JP30299188 A JP 30299188A JP H02148305 A JPH02148305 A JP H02148305A
- Authority
- JP
- Japan
- Prior art keywords
- data
- cpu
- firmware
- section
- command
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004891 communication Methods 0.000 claims abstract description 30
- 238000000034 method Methods 0.000 abstract description 8
- 230000005540 biological transmission Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 8
- 238000005516 engineering process Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
- Y02P90/00—Enabling technologies with a potential contribution to greenhouse gas [GHG] emissions mitigation
- Y02P90/02—Total factory control, e.g. smart factories, flexible manufacturing systems [FMS] or integrated manufacturing systems [IMS]
Landscapes
- General Factory Administration (AREA)
- Numerical Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ）発明の技術分野
この発明は、ＮＣ装置ｌ＼のデータ供給をＣＰＵで制御
する場合に、ＣＰＵを有効に利用するためのファームウ
ェアによるデータ転送装置についてのものである。
する場合に、ＣＰＵを有効に利用するためのファームウ
ェアによるデータ転送装置についてのものである。
（ｂ）従来技術と問題点
次に、従来′技術の構成を第５図と第６図を参照して説
明する。
明する。
第５図の１１はＣＰＵ、１２はＮＣ装置である。
ＣＰＵＩＩとＮＣ装置１２は通信ラインで接続され、Ｎ
Ｃ装置１２からのデータ要求に応じてＮＣ装置１２に適
合する形式のＮＣデータをｍｊ！＋し、通信によりデー
タを供給する。
Ｃ装置１２からのデータ要求に応じてＮＣ装置１２に適
合する形式のＮＣデータをｍｊ！＋し、通信によりデー
タを供給する。
第５図のＣＰＵＩＩは、通信データの処理やＮＣ装置１
２からの要求コマンドの処理で占有される。
２からの要求コマンドの処理で占有される。
このため、従来の通信技術ではＣＰＵＩＩの負担が大き
く、ＣＰＵＩＩの処理能力が低い場合には、ＮＣ装置１
２／＼のデータ転送やＮＣデータの加工に時間がかかり
、ＣＰＵＩＩを有効に利用することができないという問
題がある。
く、ＣＰＵＩＩの処理能力が低い場合には、ＮＣ装置１
２／＼のデータ転送やＮＣデータの加工に時間がかかり
、ＣＰＵＩＩを有効に利用することができないという問
題がある。
そこで、第６図のように加工データなどのデータ処理部
１３を第５図に追加し、ＣＰＵＩＩの負担を減らすよう
にしているが、能力の低いＣＰＵ１１では、複数のＮＣ
装置１２からの要求処理などに対しては負担が大きく、
複数のＮＣ装置１２のデータを管理することができない
という問題がある。
１３を第５図に追加し、ＣＰＵＩＩの負担を減らすよう
にしているが、能力の低いＣＰＵ１１では、複数のＮＣ
装置１２からの要求処理などに対しては負担が大きく、
複数のＮＣ装置１２のデータを管理することができない
という問題がある。
（Ｃ）発明の目的
この発明は、通信処理部、コマンド処理部及びデータ処
理部で構成するファームウェアと、ＣＰＵでアクセスで
きるメモリと、複数のＮＣ装置を接続するインタフェー
スとを採用し、このファームウェアがＮＣ装置との通信
とＮＣデータ処理を担当してＣＰＵの負担を減らすよう
にすることを目的とする。
理部で構成するファームウェアと、ＣＰＵでアクセスで
きるメモリと、複数のＮＣ装置を接続するインタフェー
スとを採用し、このファームウェアがＮＣ装置との通信
とＮＣデータ処理を担当してＣＰＵの負担を減らすよう
にすることを目的とする。
（ｄ）発明の実施例
次に、この発明による実施例の系統図を第２図により説
明する。
明する。
第２図の１４は通信制御部、１５〜１８はＮＣ装置であ
る。
る。
この発明の要部は通信制御部１４であり、詳細は後述す
る。
る。
ＮＣ装置１５からコマンドが送られてきたときは、通信
制御部１４がコマンドを判別し、割込みでＣＰＵ１１に
ＮＣ装置１５からの要求があったことを知らする。
制御部１４がコマンドを判別し、割込みでＣＰＵ１１に
ＮＣ装置１５からの要求があったことを知らする。
ＣＰＵＩＩは必要な第１のＮＣデータを通信制御部１４
へ送り、送信が終われば通常の処理に戻る。
へ送り、送信が終われば通常の処理に戻る。
通信制御部１４は、第１のＮＣデータをコマンドに従っ
てＮＣ装置１５用の第２のＮＣデータに変換し、ＮＣ装
置１５へ転送する。
てＮＣ装置１５用の第２のＮＣデータに変換し、ＮＣ装
置１５へ転送する。
次に、この発明による実施例の構成図を第１図に示す。
第１図の１はメモリ、２はインタフェース、３はファー
ムウェアである。
ムウェアである。
メモリ１はＣＰＵＩＩからの第１のＮＣデータを格納す
る。
る。
インタフェース２は複数のＮＣ装置を通信制御部１４に
接続する。
接続する。
ファームウェア３は、通信処理部３Ａ、コマンド処理部
３Ｂ及びデータ処理部３Ｃ’？’ｔＭ成される。
３Ｂ及びデータ処理部３Ｃ’？’ｔＭ成される。
通信処理部３Ａはインタフェース２を介してＮＣ装置１
５〜１８とデータの送受信をする。
５〜１８とデータの送受信をする。
コマンド処理部３Ｂは通信処理部３Ａで受信したコマン
ドの種類を判定し、コマンドに対応した第１のＮＣデー
タをＣＰＵＩＩに割込みで要求する。
ドの種類を判定し、コマンドに対応した第１のＮＣデー
タをＣＰＵＩＩに割込みで要求する。
割込制御部４はコマンド処理部３Ｂからの要求でＣＰＵ
ＩＩに割り込む。
ＩＩに割り込む。
ＣＰＵＩＩは割込制御部４からの割込みがあるとＮＣ装
置１５のコマンドに対応した第１のＮＣデータをメモリ
１に格納する。
置１５のコマンドに対応した第１のＮＣデータをメモリ
１に格納する。
データ処理部３Ｃはメモリ１に格納されている第１のＮ
Ｃデータをコマンドに応じて第２のＮＣデータに変換し
、第２のＮＣデータをメモリ１に格納する。
Ｃデータをコマンドに応じて第２のＮＣデータに変換し
、第２のＮＣデータをメモリ１に格納する。
通信処理部３Ａはメモリ１の第２のＮＣデータをＮＣ装
置１５に供給する。
置１５に供給する。
なお、データ処理部３Ｃは、メモリＩに格納されている
第１のＮＣデータを例えば次のようにして第２のＮＣデ
ータに変換する。
第１のＮＣデータを例えば次のようにして第２のＮＣデ
ータに変換する。
（７）ＣＰＵＩＩ内の第１のＮＣデータの最小桁が１０
μｍで、ＮＣ装置１５を１８用単位で動作させる場合、
メモリ１のデータを１０倍にして、最小・桁が１μｍの
第２のＮＣデータに変換する。
μｍで、ＮＣ装置１５を１８用単位で動作させる場合、
メモリ１のデータを１０倍にして、最小・桁が１μｍの
第２のＮＣデータに変換する。
（イ）ＣＰＵＩ ｌ内の第１のＮＣデータを作成すると
きの座標系がＮＣ装置１５の座標系と違う場合、ＸＹの
指令値を操作する０例えば、ＸＹの軸が違うときは、Ｘ
Ｙの指令値を入れ替える。
きの座標系がＮＣ装置１５の座標系と違う場合、ＸＹの
指令値を操作する０例えば、ＸＹの軸が違うときは、Ｘ
Ｙの指令値を入れ替える。
次に、この発明による詳細構成図を第３図に示す。
第３図のインタフェース２は、差動信号入出力を使用し
たシリアル通信Ｒ３−４２２方式で構成され、２チヤン
ネルが２回路分用意されていて、合計４チヤンネルでＮ
Ｃ装置が４台まで接続できるようになっている。
たシリアル通信Ｒ３−４２２方式で構成され、２チヤン
ネルが２回路分用意されていて、合計４チヤンネルでＮ
Ｃ装置が４台まで接続できるようになっている。
また、１回路分（２チヤンネル）はユネクタで通信制御
部１４と接続する構造になっており、使用しないときは
、取り外せるようになっている。
部１４と接続する構造になっており、使用しないときは
、取り外せるようになっている。
メモリ１は、ファームウェア３のワークメモリとは分離
されており、ＣＰＵＩＩから直接アクセスすることがで
きる構成になっている。
されており、ＣＰＵＩＩから直接アクセスすることがで
きる構成になっている。
ファームウェア３のデータ処理部３Ｃで変換されたメモ
リｌの第２のＮＣデータは、メモリ１へ格納され、ＮＣ
装置１５へ転送される。
リｌの第２のＮＣデータは、メモリ１へ格納され、ＮＣ
装置１５へ転送される。
ＣＰＵＩＩと共有されるメモリ１の制御は、ＢＵＳＡＣ
Ｋ信号で切替えられ、ＣＰＵＩ １からのＢＵＳＲＱ信
号で切替わる。
Ｋ信号で切替えられ、ＣＰＵＩ １からのＢＵＳＲＱ信
号で切替わる。
第３図のｌＮＴＲ信号をＣＰＵＩＩの割込み入力に接続
すると、ＣＰＵ１１はＮＣ装置１５から要求があったこ
とを知り、必要なデータをメモリ１へ割込み処理により
書き込むことになる。
すると、ＣＰＵ１１はＮＣ装置１５から要求があったこ
とを知り、必要なデータをメモリ１へ割込み処理により
書き込むことになる。
次に、バスインタフェースの手順を第４図を参照して説
明する。
明する。
第３図のｌＮＴＲ信号は、第４図のデータ要求が出され
たときに発生する。
たときに発生する。
ＣＰＵＩＩとしては、パーソナルコンピュータなども使
用することができる。
用することができる。
ファームウェア３の通信処理部３Ａは、国際標準ｆｉｔ
ｉ （Ｉ ＳＯ）で規定されているデータ伝送制御手順
のＨＤ Ｌ Ｃ方式などを用いることにより、高速に通
信をすることができる。
ｉ （Ｉ ＳＯ）で規定されているデータ伝送制御手順
のＨＤ Ｌ Ｃ方式などを用いることにより、高速に通
信をすることができる。
通信速度は、第３図の発振器１９からの通信用クロック
できまる。
できまる。
発振器１９は、ＮＣ装置１５とＣＰＵＩＩにデータを転
送する場合、最適な速度になるクロック数にする６例え
ば、発振器１９のクロック数が６２．５ｋＨＺの場合、
通信速度は（ｉ２．５ｋｂ／ ｓｅｃになる。
送する場合、最適な速度になるクロック数にする６例え
ば、発振器１９のクロック数が６２．５ｋＨＺの場合、
通信速度は（ｉ２．５ｋｂ／ ｓｅｃになる。
（ｅ）発明の効果
この発明によれば、ファームウェアとしての内容処理を
充実することで、システム管理用のＣＰＵの負担を減ら
すことにより管理処理面でＣＰＵの有効利用が図られる
ので、能力の低いＣＰＵを用いたシステムでも複数のＮ
Ｃ装置に対してＮＣデータを供給することができる。
充実することで、システム管理用のＣＰＵの負担を減ら
すことにより管理処理面でＣＰＵの有効利用が図られる
ので、能力の低いＣＰＵを用いたシステムでも複数のＮ
Ｃ装置に対してＮＣデータを供給することができる。
また、ＣＰＵの占有される割合が少なくなり、ＣＰＵを
ＮＣ装置の状態管理用や他の目的に使用することができ
るようになる。
ＮＣ装置の状態管理用や他の目的に使用することができ
るようになる。
第１図はこの発明による実施例の構成図、第２図はこの
発明による実施例の系統図、第３図はこの発明による実
施例の詳細構成図、第１１図はバスインタフェースの手
順説明図、第５図と第６図は従来技術の構成図である。 １・・・・・・メモリ、２・・・・・・インタフェース
、３・・・・・・ファームウェア、３Ａ・・・・・・通
信処理部、３Ｂ・・・・・・コマンド処理部、３Ｃ・・
・・・・データ処理部、１１・・・・・・ＣＰＵ、１２
・・・・・・ＮＣ装置、１３・・・・・・データ処理部
、１４・・・・・・通信制御部、１５〜１８・・・・・
・ＮＣ装置。 第 図 第 図 代理人 弁理士 小 俣 欽 司 第 図 （ＣＰＵ） （通信ボード）
発明による実施例の系統図、第３図はこの発明による実
施例の詳細構成図、第１１図はバスインタフェースの手
順説明図、第５図と第６図は従来技術の構成図である。 １・・・・・・メモリ、２・・・・・・インタフェース
、３・・・・・・ファームウェア、３Ａ・・・・・・通
信処理部、３Ｂ・・・・・・コマンド処理部、３Ｃ・・
・・・・データ処理部、１１・・・・・・ＣＰＵ、１２
・・・・・・ＮＣ装置、１３・・・・・・データ処理部
、１４・・・・・・通信制御部、１５〜１８・・・・・
・ＮＣ装置。 第 図 第 図 代理人 弁理士 小 俣 欽 司 第 図 （ＣＰＵ） （通信ボード）
Claims (1)
- 【特許請求の範囲】 １、ＣＰＵ（１１）からの第１のＮＣデータを格納する
メモリ（１）と、 複数のＮＣ装置を接続するインタフェース （２）と、 インタフェース（２）を介して前記ＮＣ装置と送受信を
する通信処理部（３Ａ）と、通信処理部（３Ａ）で受信
したコマンドの種類を判定し、前記コマンドに対応した
第１のＮＣデータをＣＰＵ（１１）に割込みで要求する
コマンド処理部（３Ｂ）と、メモリ（１）の第１のＮＣ
データを前記コマンドに応じて第２のＮＣデータに変換
し、第２のデータをメモリ（１）に格納するデータ処理
部（３Ｃ）をもつファームウェア（３）とを備えること
を特徴とするファームウェアによるデータ転送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63302991A JPH02148305A (ja) | 1988-11-30 | 1988-11-30 | ファームウエアによるデータ転送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63302991A JPH02148305A (ja) | 1988-11-30 | 1988-11-30 | ファームウエアによるデータ転送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02148305A true JPH02148305A (ja) | 1990-06-07 |
Family
ID=17915617
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63302991A Pending JPH02148305A (ja) | 1988-11-30 | 1988-11-30 | ファームウエアによるデータ転送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02148305A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6254357A (ja) * | 1985-09-02 | 1987-03-10 | Nec Corp | 端末多重接続方式 |
| JPS62157909A (ja) * | 1985-12-28 | 1987-07-13 | Fanuc Ltd | ダイレクト数値制御システム |
-
1988
- 1988-11-30 JP JP63302991A patent/JPH02148305A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6254357A (ja) * | 1985-09-02 | 1987-03-10 | Nec Corp | 端末多重接続方式 |
| JPS62157909A (ja) * | 1985-12-28 | 1987-07-13 | Fanuc Ltd | ダイレクト数値制御システム |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5392446A (en) | Multiple cluster signal processor architecture | |
| JPS58217069A (ja) | マルチ・マイクロコンピユ−タの通信方式 | |
| JPH02148305A (ja) | ファームウエアによるデータ転送装置 | |
| US4583167A (en) | Procedure and apparatus for conveying external and output data to a processor system | |
| JPH0642227B2 (ja) | デ−タ転送装置 | |
| JPS6132162A (ja) | 情報転送の競合防止回路 | |
| JP2001167047A (ja) | ブリッジ装置 | |
| JPS6217879Y2 (ja) | ||
| JPH06224975A (ja) | 結合したモジュールをリセットする方法及びこの方法を用いるシステム | |
| JPS63279359A (ja) | マルチｃｐｕのデ−タ受け渡し装置 | |
| JPH01111252A (ja) | データ転送制御方式 | |
| JPS63146148A (ja) | バス方式 | |
| JPH01248207A (ja) | 数値制御装置 | |
| JPS58213372A (ja) | デ−タ転送装置 | |
| JPH0358162A (ja) | プロセッサ間通信方式 | |
| JPS6371760A (ja) | メモリシステム | |
| JPS60225204A (ja) | プログラマブルコントロ−ラ | |
| JP2000298644A (ja) | バスブリッジ調停方式 | |
| JPS62160560A (ja) | バス制御方式 | |
| JPS6415854A (en) | Memory access control system | |
| JPH01269149A (ja) | 内部バス制御方式 | |
| JPH01113848A (ja) | メモリアクセス制御方式 | |
| JPH039453A (ja) | データ転送制御装置 | |
| JPS6039265A (ja) | デ−タ転送方式 | |
| JPS61260350A (ja) | 並列処理制御方式 |