JPH02149999A - レベルホールド回路 - Google Patents
レベルホールド回路Info
- Publication number
- JPH02149999A JPH02149999A JP63302873A JP30287388A JPH02149999A JP H02149999 A JPH02149999 A JP H02149999A JP 63302873 A JP63302873 A JP 63302873A JP 30287388 A JP30287388 A JP 30287388A JP H02149999 A JPH02149999 A JP H02149999A
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- JP
- Japan
- Prior art keywords
- wiring
- level
- transfer gate
- output
- voltage
- Prior art date
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- Pending
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- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は配線の電圧を、ハイ又はローレベルに保持する
事により消費電流を少な（するレベルホールド回路に関
する。
事により消費電流を少な（するレベルホールド回路に関
する。
従来の技術
出力が同一配線につながる複数のトランスファーゲート
がすべてオフしている時、同配線の電圧レベルはリーク
電流等によって不安定になる。これにより同配線の電圧
レベルがスイッチング電圧付近になった場合、入力信号
がトランスファーゲートを通して流れ、トランジスタに
過渡電流が流れる。
がすべてオフしている時、同配線の電圧レベルはリーク
電流等によって不安定になる。これにより同配線の電圧
レベルがスイッチング電圧付近になった場合、入力信号
がトランスファーゲートを通して流れ、トランジスタに
過渡電流が流れる。
第２図は、上記の様にトランジスタに過渡電流が流れつ
づけるのを防止する為に、従来がら用いられているプル
アップ回路を示すものである。
づけるのを防止する為に、従来がら用いられているプル
アップ回路を示すものである。
第２図において、１，２は入力端子、３，４は入力端子
１，２より入る入力信号を通すトランスファーゲート、
５はトランスファーゲート３又は４の出力信号を通すト
ランスファーゲート、６はトランスファーゲート５より
入力信号が入り、出力端子７に信号を出力するゲート、
８はプルアップ用Ｐチャンネルトランジスタである。
１，２より入る入力信号を通すトランスファーゲート、
５はトランスファーゲート３又は４の出力信号を通すト
ランスファーゲート、６はトランスファーゲート５より
入力信号が入り、出力端子７に信号を出力するゲート、
８はプルアップ用Ｐチャンネルトランジスタである。
以上の様に構成された従来のプルアップ回路について、
以下にその動作を説明する。第２図の様に、配線にプル
アップトランジスタ８を接続すれば、このトランジスタ
８によりトランスファーゲ−１３，４とトランスファー
ゲート５の間の配線の電圧がハイレベルに固定される。
以下にその動作を説明する。第２図の様に、配線にプル
アップトランジスタ８を接続すれば、このトランジスタ
８によりトランスファーゲ−１３，４とトランスファー
ゲート５の間の配線の電圧がハイレベルに固定される。
これによりトランスファーゲート３，４がオフになって
いる時も配線の電圧はハイに固定され、トランスファー
ゲート５がオンしていてもゲート６のトランジスタ（図
示せず）に過渡電流が流れつづけるのを防ぐ事が出来る
。
いる時も配線の電圧はハイに固定され、トランスファー
ゲート５がオンしていてもゲート６のトランジスタ（図
示せず）に過渡電流が流れつづけるのを防ぐ事が出来る
。
発明が解決しようとする課題
しかしながら、上記の従来の構成ではトランスファーゲ
ート３，４の出力がローレベルの時、プルアップトラン
ジスタ８に飽和電流分の電流が流れてしまう。
ート３，４の出力がローレベルの時、プルアップトラン
ジスタ８に飽和電流分の電流が流れてしまう。
本発明は上記従来の問題点を解決するもので、配線の電
圧をハイレベル又はローレベルにレベル保持する事で、
ゲート６に不必要な過渡電流が流れるのを防止し配線に
も余分な電流が流れるのを防ぎ、消費電流を少なくする
レベルホールド回路を提供する事を目的とする。
圧をハイレベル又はローレベルにレベル保持する事で、
ゲート６に不必要な過渡電流が流れるのを防止し配線に
も余分な電流が流れるのを防ぎ、消費電流を少なくする
レベルホールド回路を提供する事を目的とする。
課題を解決するための手段
この目的の達成の為、本発明のレベルホールド回路は、
配線の電圧レベルをトランスファーゲートの出力電圧と
同じレベルに保持する構成を有している。
配線の電圧レベルをトランスファーゲートの出力電圧と
同じレベルに保持する構成を有している。
作用
この構成により、配線の電圧を一定に保ちトランスファ
ーゲートにつながるゲートのトランジスタに不必要な過
渡電流が流れるのを防ぐと共に、トランスファーゲート
の出力電圧のいかんにかかわらず、レベルホールド回路
を構成するトランジスタに余分な電流が流れるのを防ぐ
事が出来る。
ーゲートにつながるゲートのトランジスタに不必要な過
渡電流が流れるのを防ぐと共に、トランスファーゲート
の出力電圧のいかんにかかわらず、レベルホールド回路
を構成するトランジスタに余分な電流が流れるのを防ぐ
事が出来る。
実施例
以下本発明の一実施例について、図面を参照しながら説
明する。第１図は本発明の一実施例を示すものである。
明する。第１図は本発明の一実施例を示すものである。
第１図において、１，２は入力端子、３．４は入力端子
１．２よりの信号を通すトランスファーゲート、５はト
ランスファーゲート３．４よりの信号を通すトランスフ
ァーゲート、６はトランスファーゲート５より入力信号
が入り、出力端子７に信号を出力する出力端子、８はレ
ベルホールド部で第１のインバーター８ａ、第２のイン
バータ８ｂより成っている。
１．２よりの信号を通すトランスファーゲート、５はト
ランスファーゲート３．４よりの信号を通すトランスフ
ァーゲート、６はトランスファーゲート５より入力信号
が入り、出力端子７に信号を出力する出力端子、８はレ
ベルホールド部で第１のインバーター８ａ、第２のイン
バータ８ｂより成っている。
なお、トランスファーゲート３，４の出力と第２のイン
バーター８ｂの出力と、トランスファーゲート５の入力
は、同一配線でつながっており、これを配線９とする。
バーター８ｂの出力と、トランスファーゲート５の入力
は、同一配線でつながっており、これを配線９とする。
以上の様に構成されたレベルホールド回路について、以
下その動作を説明する。トランスファーゲート３，４の
いずれかがオンしている時、その出力と同レベルの電圧
が第２のインバーター８ｂから出力される。この状態か
ら、トランスファーゲート３，４いずれもがオンした時
、配線９の電圧レベルは先の状態に保たれる。この為ト
ランスファーゲート５がオンしていても、その出力端子
につながるゲート６への入力が固定しており、過渡電流
が流れつづける事がない。またトランスファーゲート３
又は４がオンしている時も、配線９の電圧レベルはトラ
ンスファーゲート３又は４の出力電圧レベルと同レベル
に固定される為、レベルホールド回路８に余分な電流が
流れない。
下その動作を説明する。トランスファーゲート３，４の
いずれかがオンしている時、その出力と同レベルの電圧
が第２のインバーター８ｂから出力される。この状態か
ら、トランスファーゲート３，４いずれもがオンした時
、配線９の電圧レベルは先の状態に保たれる。この為ト
ランスファーゲート５がオンしていても、その出力端子
につながるゲート６への入力が固定しており、過渡電流
が流れつづける事がない。またトランスファーゲート３
又は４がオンしている時も、配線９の電圧レベルはトラ
ンスファーゲート３又は４の出力電圧レベルと同レベル
に固定される為、レベルホールド回路８に余分な電流が
流れない。
発明の効果
以上の様に本発明は、半導体装置において、トランスフ
ァーゲート間配線の電圧を一定に保ち、トランスファー
ゲートにつながるゲートのトランジスタに不必要な過渡
電流が流れるのを防ぐと共に、レベルホールド部内のト
ランジスタに余分な電流が流れない様にして消費電流を
少なくする事が出来る。
ァーゲート間配線の電圧を一定に保ち、トランスファー
ゲートにつながるゲートのトランジスタに不必要な過渡
電流が流れるのを防ぐと共に、レベルホールド部内のト
ランジスタに余分な電流が流れない様にして消費電流を
少なくする事が出来る。
第１図は本発明の一実施例におけるレベルホールド回路
を示す回路図、第２図は従来のプルアップ回路を示す回
路図である。 １．２・・・・・・入力端′子、３，４．５・・・・・
・トランスファーゲート、６・・・・・・ゲート、７・
・・・・・出力端子、８・・・・・・レベルホールド部
。 代理人の氏名 弁理士 粟野重孝 ほか１名第 図 ９．４．５−）−ブンヌ７アーゲー卜
を示す回路図、第２図は従来のプルアップ回路を示す回
路図である。 １．２・・・・・・入力端′子、３，４．５・・・・・
・トランスファーゲート、６・・・・・・ゲート、７・
・・・・・出力端子、８・・・・・・レベルホールド部
。 代理人の氏名 弁理士 粟野重孝 ほか１名第 図 ９．４．５−）−ブンヌ７アーゲー卜
Claims (1)
- 出力が同一の配線につながる複数のトランスファーゲー
トと、その配線を入力とするトランスファーゲートと、
第１のインバーターの出力が第２のインバーターの入力
に接続され、第２のインバーターの出力が前記第１のイ
ンバーターの出力に接続され、かつ、前記第２のインバ
ーターの出力が前記配線に接続されたレベルホールド部
を備え、前記配線の電圧レベルを前記複数のトランスフ
ァーゲートの出力電圧と同じ電圧レベルに保持する事を
特徴とするレベルホールド回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63302873A JPH02149999A (ja) | 1988-11-30 | 1988-11-30 | レベルホールド回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63302873A JPH02149999A (ja) | 1988-11-30 | 1988-11-30 | レベルホールド回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02149999A true JPH02149999A (ja) | 1990-06-08 |
Family
ID=17914131
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63302873A Pending JPH02149999A (ja) | 1988-11-30 | 1988-11-30 | レベルホールド回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02149999A (ja) |
-
1988
- 1988-11-30 JP JP63302873A patent/JPH02149999A/ja active Pending
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