JPH02154501A - マイクロ波集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はマイクロ波集積回路に関する。

〔従来の技術〕

第３図は例えば従来のマイクロ波集積回路を示したもの
で、図において、１１．１２はトランジスタ、例えば、
電界効果形トランジスタＦＥＴであって、それぞれの入
力端子１１ｉ、１２ｉは人力整合回路１３ａ、１３ｂに
接続され、入力整合回路１．３　ａ、１３ｂには分配器
１４を通してマイクロ波人力（ＲＦ倍信号が与えられる
。Ｉ５は抵抗である。トランジスタ１１および１２の出
力端子１１０．１２０には出力整合回路１６ａ、１６ｂ
が接続されている。１７ｉは回路入力端子である。

〔発明が解決しようとする課題〕

この従来のマイクロ波集積回路では、飽和出力が各ＦＥ
ＴＩＩと１２の飽和出力を合成したものとなり、飽和出
力を高めることができるが（利得は変わらない）、各Ｆ
ＥＴＩＩ、１２に対してそれぞれ入力整合回路１３ａ、
１３ｂ、出力整合回路４ａ、４ｂを設けているので、大
形化するという問題があった。

この発明は上記問題を解消するためになされたもので、
従来に比し、小型化することができるマイクロ波集積回
路を提供することを目的とする。

〔課題を解決するための手段〕

この発明は上記目的を達成するため、並列配ｊｌｊｌ’
。

した能動素子を入力ワイヤを介して共通の入力整合回路
に接続し、出力ワイヤを介して共通の出力整合回路に接
続したものである。

〔作用〕

この発明では、複数個の能動素子に対して、入力整合回
路、出力整合回路が１つであるので、小型化が可能とな
る。

〔実施例〕

以下、この発明の一実施例を図面を参照して説明する。

第１図は平面図であって、回路接続を第２図に示しであ
る。両図において、１は誘電体基板、２はキャリアであ
る。３は誘電体基板１」二の入力整合回路、４は誘電体
基板１上の出力整合回路、５．６はＦＥＴである。ＦＥ
Ｔ　（チップＦＥＴ）５．６は横並列配置され、それぞ
れは入力ワイヤ５１．６１を用いて入力整合回路に接続
され、また、それぞれ出力ワイヤ５０．６０を用いて出
力整合回路４に接続されている。なお、入力整合回路３
はＦ　Ｅ　Ｔ　５．６のインピーダンス５ｌｌａ、Ｓ、
１．を並列にしたものに整合を取るようにする。出力整
合回路４にっても同様である。１６０は出力端子である
。

この実施例では、１つの入力整合回路３と１つの出力整
合回路４の間に複数個のチップＦ　Ｅ　’Ｆを並列配置
した構造であるので、全体が小型となる。

〔発明の効果〕

この発明は以上説明した通り、能動素子を並列配置して
各々を共通の入力整合回路と共通の出力整合回路に接続
する構成としたから、能動素子の各々に対して入力整合
回路と出力整合回路を設けていた従来のものに比して、
小型化することができる。

【図面の簡単な説明】

第１図はこの発明の実施例の平面図、第２図は上記実施
例の回路接続図、第３図は従来のマイクロ波集積回路の
平面図である。 図において、１−誘電体基板、２−キャリア、３−人力
整合回路、４−出力整合回路、５．６ＦＥＴ。 なお、図中、同一符号は同一または相当部分を示す。

Claims (1)

【特許請求の範囲】
1. 　並列配置した能動素子を入力ワイヤを介して共通の入
   力整合回路に接続し、出力ワイヤを介して共通の出力整
   合回路に接続したことを特徴とするマイクロ波集積回路
   。