JPH0492437A

JPH0492437A - 半導体装置の製造方法

Info

Publication number: JPH0492437A
Application number: JP20897190A
Authority: JP
Inventors: Izumi Kobayashi; 小林　いずみ
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1990-08-07
Filing date: 1990-08-07
Publication date: 1992-03-25

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】Ｃ産業上の利用分野］本発明は半導体装置のＭＯＳ型トランジスタの製造方法
に関する。

［従来の技術］半導体装置の微細化、高集積化にともない、ＭＯ８型ト
ランジスターも微細化されてきている。

しかし素子寸法を微細化することによりホットキャリア
による特性劣化という問題が生じてきている。この問題
を解決するためにＬＤＤ（Ｌｉｇｈｔｌｙ　　Ｄｏｐｅ
ｄ　　Ｄｒａｉｎ）という構造が提案されているが、こ
のＬＤＤを更に改良した構造が次の文献に掲載されてい
る。（Ｒ，ＩＺＡＷＡ、Ｔ、ＫＵＲＥ、Ｅ、ＴＡＫＥＤ
Ａ、”ＴＨＥＩＭＰＡＣＴ　　ＯＦ　　ＧＡＴＥ−ＤＲ
ＡＩＮ　　０ＶＥＲＬＡＰＰＥＤ　　ＬＤＤ　（ＧＯＬ
Ｄ）　　ＦＯＲＤＥＥＰ　　　ＳＵＢＭＩＣＲＯＮ　　
　Ｖ　　Ｌ　　ＳＩ’　　Ｓ”　　、　　ＩＥＤＭ　　
　Ｔｅｃｈ　　　Ｄｉｇ、　　　ＰＰ３８−ＰＰ４１　
１９８７．）この文献による製造方法を第２図を用いて
説明する。第２図において２０１は、Ｐ型半導体基板、
２０２はゲート酸化膜、２０３は多結晶シリコン膜、２
０４は自然酸化膜、２０５は多結晶シリコン膜、２０６
はシリコン酸化膜、２０７は不純物濃度のうすいｎ型不
純物層、２０８は酸化膜によるサイドウオル、２０９は
不純物濃度の濃いｎ型不純物層、２１Ｏは酸化膜である
。

まず、Ｐ型半導体基板２０１を熱酸化することでゲート
酸化膜２０２を形成する０次にＣＶＤ法により多結晶シ
リコン膜２０３を薄く形成した後、空気中に放置して５
〜１０人の自然酸化膜２０４を形成する。続いてＣＶＤ
法により多結晶シリコン膜２０５、シリコン酸化１１！
　２０６を順次形成する６次に第２図（ａ）のようにシ
リコン酸化膜２０６の不用部分を写真蝕刻法により除去
する５次に第２図（ｂ）のように酸化膜２０６をマスク
にドライエツチングを行なうことによって多結晶シリコ
ン膜２０５の不要部分を除去する６次にシリコン酸化膜
２０６及び多結晶シリコン膜２０５をマスクにｎ型不純
物であるリンをイオン、三人することによりｎ型不純物
層２０７を形成１゛る。次にＣＶ　Ｄ法によりシリコン
酸化膜２０８を形成後ドライエツチングを行なうことに
より第２図（ｃ）のようにシリコン酸化膜によりサイド
ウオール絶縁膜２０８を形成する。次に第２図（ｄ）の
ようにウェット雰囲気中で８００°Ｃの酸化を行なうこ
とにより酸化膜２１０を形成する。

次にゲート電極２０３，２０５、酸化膜２０６サイドウ
オール絶縁膜２０８をマスクにｎ型不純物であるヒ素を
イオン注入することによりｎ型不純物層２０９を形成す
る。

［発明が解決しようとする課題］しかし、前述の従来技術では酸化膜２１０の横方向の長
さによりＭＯＳ型トランジスターの特性が大きく変化す
るが、この横方向の長さは多結晶シリコン膜２０３の膜
厚とウェット雰囲気中の酸化条件により決定されるので
、寸法制御が難しく、特にＭＯＳ型トランジスターのゲ
ート長がサブミクロン領域まで微細化されていると、酸
化膜２１０の横方向の長さの寸法のバラつきによりトラ
ンジスタ特性が大きく変化してしまうという課題を有す
る。

さらに前述の従来技術ではＣＶＤ法でシリコン酸化膜２
０８を形成する際、ゲート電極２０３゜２０５上の酸化
膜２０６がオーバーハングになっているため、第３図の
ように、この部分の酸化膜のつきまわりが悪くなり、空
洞３１１ができてしまう。その結果、ＭＯＳ型トランジ
スターの耐（Ｐ性が悪くなるという課題を有する。

さらに、前述の従来技術では、ＭＯＳ型トランジスタを
形成するとチャンネル上の合計の膜厚はゲート酸化膜２
０２と多結晶シリコン膜２０３と自然酸化膜２０４と多
結晶シリコン膜２０５とシリコン酸化膜２０６の合計の
膜厚となるため段差が大きくなってしまう、その結果、
ゲート電極上にさらに配線層を形成して、その配線層が
ゲート電極を横切ると前記段差のため前記ゲート電極上
の配線層に断線が生したり、前記ゲート電極上の配線層
を形成するときに、エツチング残りによる配線ショート
が生したりする。

又、前述の従来技術では、ＬＤＤを形成する際、不純物
のイオン注入を二度行なう。工程数が長くなる結果とし
てコスト高及び歩留まりの低下の原因ともなってしまう
。

そこで本発明は、このような課題を解決するもので、そ
の目的とするところは、トランジスタの特性のばらつき
の少ない、しかも耐湿性のよいゲート電極上の配線層に
断線、ショートのない半導体装置を低コストかつ高歩留
で提供することにある。

〔課題を解決するための手段１本発明の半導体装置の製造方法は、第一導電型の半導体
基板上に第一の絶縁膜を形成する工程と前記第一の絶縁
膜上に第一の導電膜を、前記第一の導１を膜上に第二の
導電膜を順次形成する工程と前記第−導ｉｉ膜及び前記
第二の導電膜によりＭＯＳ型トランジスタのゲート電極
を形成する工程と、前記第一の絶縁膜上と前記ゲート電
極上及び前記ゲート電極の側面に第三の導電膜を形成す
る工程と、熱アニールを加えることにより、前記ゲート
電極を構成する前記第一の導電膜の側壁に第四の導電膜
を形成する工程とウエトエッチングを行ない、前記第三
の導電膜をエツチングする工程と、前記ゲート電極と前
記第四の導電膜をマスクに前記第一導電型の半導体基板
に導入された第導電型の第一不純物を導入する工程から
なることを特徴とする。

また、第二の導電膜が高融点金属膜であることを特徴と
する。

また、第二の導電膜が高融点金属シリサイド膜であるこ
とを特徴とする。

［実　施　例］以下、本発明について、実施例に基づき詳細に説明する
。

第１図は本発明についての実施例を工程順に示す図であ
る。まず、ａ図の如くポロンを不純物として含むｐ型基
板シリコンウェハー１０１にＤｒ５０２雰囲気中で１０
００℃酸化を行ない、１５０人のシリコン酸化ｆｌｕ　
１０２を形成する。さらにｂ図の如＜ＣＶＤ法でポリシ
リコン膜１０３を１０００〜３０００人形成し、ひき続
き６図の如くスパッタで１０００〜３０００人のモリブ
デンｌ莫１０４を形成する。次いで、フォトリングラフ
ィにより、ポジレジスト層を用いてパターン形成後、異
方性エツチングを行ない、６図の如くモリブデン膜−ポ
リシリコンからなるＭＯＳトランジスターのゲート電極
を形成する。次に、成長温度的２５０℃〜４００°Ｃて
ＷＦ６ガスを使った選択ＣＶＤ法によりｅ図の如くゲー
ト電極のポリシリコン膜１０３の側面にタングステンに
よるサイドつオール１０５が形成される。次にｆ図の如
くｎ型不純物、ここではリンを加速電圧８０ｋｅＶ、ド
ーズ量Ｉ　Ｘ　１０”　〜８Ｘ　Ｉ　Ｏ”ａｍ−２でイ
オン（玉入するとポリシリコン膜、モリブデン膜からな
るゲート電極がマスクとなってゲート電極以外のシリコ
ン基板にｎ十拡散層１０８が形成される。

このとき形成されたタングステン膜の膜厚よりこの飛程
をわずかに長く設定しておくとタングステン股下のシリ
コン基板には上記のように設定したドーズ量より少ない
リンが打ち込まれ、ｎ−拡散層１０６が形成される。ま
たこのｎ−拡散層はゲート電極以外に形成されたｎ＋拡
散層１０７より浅くなる。例えば、形成されたタングス
テン膜の膜厚を２０００人とする。このとき、リンの飛
程を２０００人よりわずかに浅いよう、注入エネルギー
］、　００　ｋ　ｅ　Ｖ、ドーズ量を５ＸＩＯ１５ｃ′
２に設定するとゲート電極以外のシリコン基板には、シ
リコン基板表面からのリンのピーク位置が０．１２ｕｍ
、　　ピーク１度は３Ｘ１０”のｎ十拡散層が形成され
る。一方、タングステン膜下のジノコン基板には、リン
のピーク濃度が１×１０のｎ−拡散層が形成される、上述の工程を経て出来上がった本発明、半導体装置は、
従来の製造方法に比べて、−回のイオン注入で、ｎ十拡
散層およびｎ−拡散層を形成することができるので工程
の短縮ができる。

また、ポリシリコン、タングステンからなるゲート電極
が、ｎ−拡散層とオーバーラツプしているのでゲートに
電圧を加えると、その電界により、ｎ−拡散層の見かけ
上の抵抗が下がりかつｎ−拡散層の横方向の電解が緩和
される。その結果として、本発明トランジスターのドレ
イン電流は増加し、微細化にともなって起こるホットキ
ャリアによるフンダクタンスの劣化を避けることができ
る。

また本実施例ではポリシリコンゲート電極上層の高融点
金属膜として、モリブデンを使用したが、タングステン
、チタン、プラチナ、コバルト、ニッケル、タンタルを
使用しても同様な効果を得ることができる。また、これ
らの高融点金属シリサイド膜を使用することもてきる６
又、本発明では、ｎ型拡散層形成のためのｎ型不純物と
してリンを使用したが、ヒ素、アンチモンを使用しても
よい。

［発明の効果〕本発明によれば、ＭＯＳ型トランジスタのドレイン電流
が増加し、しかもトランジスタの微細化：こともなって
起こるホットキャリアによるコンダクタンスの劣化が避
けられる。従って高速かつ高信頼性のＭＯＳ型トランジ
スターを供給できる。

また本発明によれば、ＭＯＳ型トランシスクの特性を左
右する低濃度不純物層によるソース、ドレイン領域とゲ
ート電極のオーバーラツプの長さを精度よく加工できる
ので、ＭＯＳ型トランジスタのトレイン電流、コンダク
タンスのばらつきを小さくできる。

また本発明によればＭＯＳ型トランジスターの耐湿性は
悪くならない。

また、本発明によれば、ゲート電極上の配線層の断線、
ショートが少なくなる。

また、本発明によれば、ＬＤＤをつくるのにあたり、ｎ
十拡散層、ｎ−拡散層のイオン打ち込みが一回でできる
ので、工程数を短くすることができるため、コスト低減
及び歩留まり向上をはかることができる。

以上のことから、本発明の半導体装置の製造方法によれ
は、高速、高品質、高信頼性、高歩留の半導体装置を製
造できる効果がある。

【図面の簡単な説明】

第１図（ａ）〜（ｇ）は、本発明の半導体装置の製造方
法の一実施例を示す工程順断面図。第２図（ａ、　）〜（ｄ）、第３図は従来例による半導
体装置の断面図。１０１．２０１・・　第一導電型シリコン基ｔル１０２
．２０２・　　ゲート酸化膜１０３．２０３．２０５・・・・・・・ポリシリコン膜１０４・　・・・・・モリブデン膜１０５・　・・・・・タングステン膜１０６．２０７・　・シリコン基板と反対導電型の低濃
度不純物層１０７．２０８・・・シリコン基板と反対導電型の高濃
度不純物層２０４．２０６．２０８．２１０・・・・シリコン酸化膜空洞以上第鎚（α）出願人　セイコーエプソン株式会社代理人　弁理士　鈴　木　喜三部（他１名）グ）？１１図（Ｏ） ′第１）７（ａ） ’ｉ、１□□□ （已） ′素１ｍ＜３＞駕２辺（ｃｌ＞

Claims

【特許請求の範囲】

（１）第一導電型の半導体基板上に第一の絶縁膜を形成
する工程と、前記第一の絶縁膜上に第一の導電膜を、前
記第一の導電膜上に第二の導電膜を順次形成する工程と
、前記第一導電膜及び前記第二の導電膜により、ＭＯＳ
型トランジスターのゲート電極を形成する工程と、選択
ＣＶＤ法により前記ゲート電極を構成する前記第一の導
電膜の側面に第三の導電膜を形成する工程と、前記ゲー
ト電極と前記第三の導電膜をマスクに前記第一導電型の
半導体基板に、第二導電型の第一不純物を注入する工程
からなることを特徴とする半導体装置の製造方法。
（２）第二の導電膜が高融点金属であることを特徴とす
る請求項１記載の半導体装置の製造方法。
（３）第二の導電膜が、高融点金属のシリサイドである
ことを特徴とする請求項１記載の半導体装置の製造方法
。