JPH02155274A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH02155274A JPH02155274A JP63307919A JP30791988A JPH02155274A JP H02155274 A JPH02155274 A JP H02155274A JP 63307919 A JP63307919 A JP 63307919A JP 30791988 A JP30791988 A JP 30791988A JP H02155274 A JPH02155274 A JP H02155274A
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- JP
- Japan
- Prior art keywords
- silicon layer
- silicon
- layer
- silicon substrate
- forming
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
半導体装置の製造方法、特に大規模集積化に適したＭＯ
Ｓトランジスタの製造方法に関し、特性の劣化がなく高
集積化が達成でき、配線などの成膜が安定に行える半導
体装置の製造方法を提供することを目的とし、 シリコン基板に多結晶シリコンから成る配線状のシリコ
ン層を形成する工程と、前記シリコン層をイオン注入の
マスクにして該シリコン層両側のシリコン基板に拡散層
を形成する工程と、前記シリコン層の両側面にゲート電
極を形成する工程と、前記シリコン層の上面に共通拡散
層を形成する工程とを含むことを特徴とする半導体装置
の製造方法を含み構成する。
Ｓトランジスタの製造方法に関し、特性の劣化がなく高
集積化が達成でき、配線などの成膜が安定に行える半導
体装置の製造方法を提供することを目的とし、 シリコン基板に多結晶シリコンから成る配線状のシリコ
ン層を形成する工程と、前記シリコン層をイオン注入の
マスクにして該シリコン層両側のシリコン基板に拡散層
を形成する工程と、前記シリコン層の両側面にゲート電
極を形成する工程と、前記シリコン層の上面に共通拡散
層を形成する工程とを含むことを特徴とする半導体装置
の製造方法を含み構成する。
（産業上の利用分野〕
本発明は、半導体装置の製造方法、特に大規模集積化に
適したＭＯＳ ｌ−ランジスタの製造方法に関する。
適したＭＯＳ ｌ−ランジスタの製造方法に関する。
近年、半導体装置、特に半導体記憶装置において大規模
集積化に伴うスケールダウンが著しく進んでいる。
集積化に伴うスケールダウンが著しく進んでいる。
第４図は従来のドレインを共通にしたＭＯＳトランジス
タの断面図である。同図において、２１はシリコン基板
、２２はフィールド酸化膜、２３はドレイン拡散層、２
４はソース拡散層、２５はゲート酸化膜、２６はゲート
電極、２７は眉間絶縁膜、２８はアルミニュウム配線で
ある。
タの断面図である。同図において、２１はシリコン基板
、２２はフィールド酸化膜、２３はドレイン拡散層、２
４はソース拡散層、２５はゲート酸化膜、２６はゲート
電極、２７は眉間絶縁膜、２８はアルミニュウム配線で
ある。
上記ＭＯＳトランジスタはシリコン基板２１上に平面的
に形成されているため、微細化するためには、ゲートの
長さも短くなり短チヤネル化されきている。これに伴い
、ホットキャリアが生じることによるＭＯＳ ）ランジ
スタのしきい値電圧の変動とトランスコンダクタンスを
低下させるなど特性を劣化させることがあった。これに
対して、ドレイン近傍の拡散層端にキャリア濃度の低い
部分を追加し、この部分の電界を緩和を図るために、Ｌ
ＤＤ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構
造が提案されているが、この部分の抵抗が太き（なるこ
とによる駆動能力の低下が問題になっている。
に形成されているため、微細化するためには、ゲートの
長さも短くなり短チヤネル化されきている。これに伴い
、ホットキャリアが生じることによるＭＯＳ ）ランジ
スタのしきい値電圧の変動とトランスコンダクタンスを
低下させるなど特性を劣化させることがあった。これに
対して、ドレイン近傍の拡散層端にキャリア濃度の低い
部分を追加し、この部分の電界を緩和を図るために、Ｌ
ＤＤ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構
造が提案されているが、この部分の抵抗が太き（なるこ
とによる駆動能力の低下が問題になっている。
第４図に示される構造のＭＯＳ トランジスタを平面的
にスケールダウンするには、ゲート、ソース、ドレイン
などをそれぞれ均分に微細化したトランジスタを形成す
るしかないが、そのようにして形成したＭＯＳトランジ
スタでは、前記したように微細化が進むにつれて発生す
る各種問題が重要性をもち、平面的なスケールダウンに
よる微細化は限界にきている。また、アルミニュウム配
線層を形成する際に重要であるスルーホールの高さと径
の比であるアスペクト比は、平面的スケールダウンでは
高さ方向の大きさはそのままにして横方向の大きさを小
にするので大になり、断線などの問題が発生するので、
アスペクトの比を小さくすることが必要になっている。
にスケールダウンするには、ゲート、ソース、ドレイン
などをそれぞれ均分に微細化したトランジスタを形成す
るしかないが、そのようにして形成したＭＯＳトランジ
スタでは、前記したように微細化が進むにつれて発生す
る各種問題が重要性をもち、平面的なスケールダウンに
よる微細化は限界にきている。また、アルミニュウム配
線層を形成する際に重要であるスルーホールの高さと径
の比であるアスペクト比は、平面的スケールダウンでは
高さ方向の大きさはそのままにして横方向の大きさを小
にするので大になり、断線などの問題が発生するので、
アスペクトの比を小さくすることが必要になっている。
そこで本発明は、特性の劣化がなく高集積化が達成でき
、配線などの成膜が安定に行える半導体装置の製造方法
を提供することを目的とする。
、配線などの成膜が安定に行える半導体装置の製造方法
を提供することを目的とする。
上記課題は、シリコン基板に多結晶シリコンから成る配
線状のシリコン層を形成する工程と、前記シリコン層を
イオン注入のマスクにして該シリコン層両側のシリコン
基板に拡散層を形成する工程と、前記シリコン層の両側
面にゲート電極を形成する工程と、前記シリコン層の上
面に共通拡散層を形成する工程とを含むことを特徴とす
る半導体装置の製造方法によって達成される。
線状のシリコン層を形成する工程と、前記シリコン層を
イオン注入のマスクにして該シリコン層両側のシリコン
基板に拡散層を形成する工程と、前記シリコン層の両側
面にゲート電極を形成する工程と、前記シリコン層の上
面に共通拡散層を形成する工程とを含むことを特徴とす
る半導体装置の製造方法によって達成される。
〔作用］
本発明では、シリコン基板に配線状に形成したシリコン
層の側面にトランジスタのチャネル部を形成することで
、トランジスタの間隔にゲート長が含まれないため、高
集積化ができるとともにホットキャリアや短チヤネル効
果の影響を低くでき、平坦化ができ後工程での成膜が安
定に行うことができる。
層の側面にトランジスタのチャネル部を形成することで
、トランジスタの間隔にゲート長が含まれないため、高
集積化ができるとともにホットキャリアや短チヤネル効
果の影響を低くでき、平坦化ができ後工程での成膜が安
定に行うことができる。
以下、本発明を図示の一実施例により具体的に説明する
。
。
第１図（ａ）〜（ｄ）は本発明実施例の半導体装置の製
造工程断面図である。
造工程断面図である。
まず、同図（ａ）に示す如く、シリコン基板ｌｌ上にエ
ピタキシャル成長などにより多結晶シリコンのシリコン
層１２を成長し、それを例えば、幅が５μｍ高さが０．
８〜１．０μｍ程度の配線形状にバターニングする。
ピタキシャル成長などにより多結晶シリコンのシリコン
層１２を成長し、それを例えば、幅が５μｍ高さが０．
８〜１．０μｍ程度の配線形状にバターニングする。
次に、同図（ｂ）に示す如＜、９００°Ｃ前後の温度で
熱酸化し、シリコ基板１１表面及びシリコン層１２の上
面と側面に保護酸化を兼ねた２００人程度の膜厚の酸化
膜１３を形成する。その後、拡散層形成のためのイオン
注入を、例えば、ヒ素（Ａｓ）イオンを、エネルギーが
７０ＫｅＶ 、ドーズ量が４ Ｘ １０”ｃｍ−”の条
件で行う。
熱酸化し、シリコ基板１１表面及びシリコン層１２の上
面と側面に保護酸化を兼ねた２００人程度の膜厚の酸化
膜１３を形成する。その後、拡散層形成のためのイオン
注入を、例えば、ヒ素（Ａｓ）イオンを、エネルギーが
７０ＫｅＶ 、ドーズ量が４ Ｘ １０”ｃｍ−”の条
件で行う。
次に、同図（Ｃ）に示す如く、例えば、温度が９００°
Ｃ１３０分程度の時間、窒素（Ｎ２）雰囲気による熱処
理を行い不純物を活性化してシリコン１１２の上面と、
このシリコン層１２に隣接するシリコン基板１１表面に
拡散層１４を形成する。その後、多結晶シリコン層１５
を、例えば低圧化学気相成長（ＬＰＧＶＤ）法により、
シリコン層１２が埋まる程度の膜厚に堆積する。
Ｃ１３０分程度の時間、窒素（Ｎ２）雰囲気による熱処
理を行い不純物を活性化してシリコン１１２の上面と、
このシリコン層１２に隣接するシリコン基板１１表面に
拡散層１４を形成する。その後、多結晶シリコン層１５
を、例えば低圧化学気相成長（ＬＰＧＶＤ）法により、
シリコン層１２が埋まる程度の膜厚に堆積する。
次に、同図（ｄ）に示す如く、シリコン層１２上面の酸
化膜１３が充分に露出する程度にエッチバックして、シ
リコン層１２側面の酸化膜１３上に多結晶シリコンのゲ
ート電極１６．１６を形成する。このとき、シリコン１
ｉ１２上面の酸化膜１３をエッチバックのストッパとす
る。
化膜１３が充分に露出する程度にエッチバックして、シ
リコン層１２側面の酸化膜１３上に多結晶シリコンのゲ
ート電極１６．１６を形成する。このとき、シリコン１
ｉ１２上面の酸化膜１３をエッチバックのストッパとす
る。
上記方法により、シリコン層１２上面に形成した拡散層
１４を共通ドレイン、シリコン基板１１表面に形成した
拡散層１４をソースとし、シリコン層１２の側面にチャ
ネルとゲート電極１６．１６を形成した、２個のＭＯＳ
）ランジスタが形成される。
１４を共通ドレイン、シリコン基板１１表面に形成した
拡散層１４をソースとし、シリコン層１２の側面にチャ
ネルとゲート電極１６．１６を形成した、２個のＭＯＳ
）ランジスタが形成される。
第２図は第１図の方法により形成した半導体メモリセル
部分の断面図、第３図は第２図の平面図である。なお、
第１図に対応する部分は同一の符号を記す。
部分の断面図、第３図は第２図の平面図である。なお、
第１図に対応する部分は同一の符号を記す。
これらの図において、シリコン基板１１には、トレンチ
キャパシタ部１７が形成され、また上記方法によりシリ
コンｌ’ｉ１２、酸化膜１３、拡散層１４、多結晶シリ
コンのゲート電極１６．１６が形成されている。
キャパシタ部１７が形成され、また上記方法によりシリ
コンｌ’ｉ１２、酸化膜１３、拡散層１４、多結晶シリ
コンのゲート電極１６．１６が形成されている。
そして、ゲート電極１６．１６上に眉間絶縁膜１８が形
成され、この層間絶縁膜１８を開口してアルミニュウム
によるビットライン１９及びゲート電極１６．１６に接
続されるワードライン２０が形成される。従って、トレ
ンチキャパシタ部１７を有する半導体メモリセルが形成
される。
成され、この層間絶縁膜１８を開口してアルミニュウム
によるビットライン１９及びゲート電極１６．１６に接
続されるワードライン２０が形成される。従って、トレ
ンチキャパシタ部１７を有する半導体メモリセルが形成
される。
上記半導体装置の製造方法によれば、シリコン基板１１
上に、多結晶シリコンのシリコン１１２を配線形状に形
成し、熱酸化によりシリコン層１２の側面にゲートにな
る酸化膜１３を形成し、このシリコン層１２をマスクと
して配線両側にソースが、シリコン層１２上面にドレイ
ンが形成される。そして、多結晶シリコン層１５の成長
とエッチバックにより、ゲート電極１６．１６が形成さ
れる。従って、この製造方法では、チャネル部をシリコ
ン層１２の側面に形成するため、従来型トランジスタ２
個を水平方向に並べる場合よりも高集積化が可能になり
、かつ従来型のようにトランジスタ間隔とゲート長が直
接の関係を持たないため、短チヤネル効果、ホットキャ
リアなどの特性劣化を回避することができる。また、基
本的には多結晶シリコン層１５のエッチバックにより平
坦化が行われるため、上部に形成される後工程における
アルミニュウム配線などの成膜を安定に行うことができ
る。
上に、多結晶シリコンのシリコン１１２を配線形状に形
成し、熱酸化によりシリコン層１２の側面にゲートにな
る酸化膜１３を形成し、このシリコン層１２をマスクと
して配線両側にソースが、シリコン層１２上面にドレイ
ンが形成される。そして、多結晶シリコン層１５の成長
とエッチバックにより、ゲート電極１６．１６が形成さ
れる。従って、この製造方法では、チャネル部をシリコ
ン層１２の側面に形成するため、従来型トランジスタ２
個を水平方向に並べる場合よりも高集積化が可能になり
、かつ従来型のようにトランジスタ間隔とゲート長が直
接の関係を持たないため、短チヤネル効果、ホットキャ
リアなどの特性劣化を回避することができる。また、基
本的には多結晶シリコン層１５のエッチバックにより平
坦化が行われるため、上部に形成される後工程における
アルミニュウム配線などの成膜を安定に行うことができ
る。
なお、上記実施例では、シリコン基板１１に形成する配
線形状のシリコン１１２を、エピタキシャル成長の多結
晶シリコンとしているが、本発明の適用範囲はこれに限
らず、絶縁膜上に形成する単結晶シリコンの５０１（Ｓ
ｉｌｉｃｏｎ Ｏｎ Ｉｎ５ｕｌａｔｏｒ）構造であっ
てもよい。
線形状のシリコン１１２を、エピタキシャル成長の多結
晶シリコンとしているが、本発明の適用範囲はこれに限
らず、絶縁膜上に形成する単結晶シリコンの５０１（Ｓ
ｉｌｉｃｏｎ Ｏｎ Ｉｎ５ｕｌａｔｏｒ）構造であっ
てもよい。
以上説明した様に本発明によれば、シリコン基板に配線
状に形成したシリコン層の側面にトランジスタのチャネ
ル部を形成することで、トランジスタの間隔にゲート長
が含まれないため、従来のように水平方向にトランジス
タを並べる場合より高集積化ができるとともに、ホット
キャリアや短チヤネル効果の影響を低くでき、平坦化が
でき後工程での成膜が安定に行える効果がある。
状に形成したシリコン層の側面にトランジスタのチャネ
ル部を形成することで、トランジスタの間隔にゲート長
が含まれないため、従来のように水平方向にトランジス
タを並べる場合より高集積化ができるとともに、ホット
キャリアや短チヤネル効果の影響を低くでき、平坦化が
でき後工程での成膜が安定に行える効果がある。
第１図（ａ）〜（ｄ）は本発明実施例の半導体装置の製
造工程断面図、 第２図は第１図の方法により形成した半導体メモリセル
部分の断面図、 第３図は第２図のメモリセル部分の平面図、第４図は従
来のドレインを共通にした？ＩＯ３）ランジスタの断面
図である。 図中、 １１はシリコン基板、 １２はシリコン層、 １３は酸化膜、 １４は拡散層、 Ｉ５は多結晶シリコン層、 １６はゲート電極、 １７はトレンチキャパシタ部、 １８は眉間絶縁膜、 １９はピッ トライン ２０はワードライン を示す。
造工程断面図、 第２図は第１図の方法により形成した半導体メモリセル
部分の断面図、 第３図は第２図のメモリセル部分の平面図、第４図は従
来のドレインを共通にした？ＩＯ３）ランジスタの断面
図である。 図中、 １１はシリコン基板、 １２はシリコン層、 １３は酸化膜、 １４は拡散層、 Ｉ５は多結晶シリコン層、 １６はゲート電極、 １７はトレンチキャパシタ部、 １８は眉間絶縁膜、 １９はピッ トライン ２０はワードライン を示す。
Claims (1)
- 【特許請求の範囲】 シリコン基板（１１）に多結晶シリコンから成る配線状
のシリコン層（１２）を形成する工程と、前記シリコン
層（１２）をイオン注入のマスクにして該シリコン層（
１２）両側のシリコン基板（１１）に拡散層（１４）を
形成する工程と、 前記シリコン層（１２）の両側面にゲート電極（１６）
を形成する工程と、 前記シリコン層（１２）の上面に共通拡散層（１４）を
形成する工程とを含むことを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63307919A JPH02155274A (ja) | 1988-12-07 | 1988-12-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63307919A JPH02155274A (ja) | 1988-12-07 | 1988-12-07 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02155274A true JPH02155274A (ja) | 1990-06-14 |
Family
ID=17974746
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63307919A Pending JPH02155274A (ja) | 1988-12-07 | 1988-12-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02155274A (ja) |
-
1988
- 1988-12-07 JP JP63307919A patent/JPH02155274A/ja active Pending
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