JPH02155308A - クロック分配回路 - Google Patents
クロック分配回路Info
- Publication number
- JPH02155308A JPH02155308A JP63308850A JP30885088A JPH02155308A JP H02155308 A JPH02155308 A JP H02155308A JP 63308850 A JP63308850 A JP 63308850A JP 30885088 A JP30885088 A JP 30885088A JP H02155308 A JPH02155308 A JP H02155308A
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- clock
- circuit
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- Pending
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- 238000007493 shaping process Methods 0.000 claims description 6
- 230000000873 masking effect Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電子回路の複数の回路素子に基本クロックを分
配するクロック分配回路に係わり、特に複数の回路素子
にそれぞれ所定のタイミング形態のクロックを分配する
こともできるクロック分配回路に関する。
配するクロック分配回路に係わり、特に複数の回路素子
にそれぞれ所定のタイミング形態のクロックを分配する
こともできるクロック分配回路に関する。
従来のクロック分配回路では、外部から供給される基本
クロックを電子回路に供給する場合、電子回路内のクロ
ックを必要とする回路群の数だけ基本クロックの波形を
成形し、この波形成形を行ったクロックをそれぞれの回
路群に送っていた。
クロックを電子回路に供給する場合、電子回路内のクロ
ックを必要とする回路群の数だけ基本クロックの波形を
成形し、この波形成形を行ったクロックをそれぞれの回
路群に送っていた。
上述したように、従来のクロック分配回路では、単に外
部から供給される基本クロックの波形を成形して、これ
を電子回路の回路群に分配するだけとなっていた。この
ため、このクロック分配回路からクロックの供給を受け
ている電子回路は、全回路にわたりクロック走行あるい
はクロック停止の２つの状態があるだけで、回路群の中
の一部を動作させることができないという欠点があった
。
部から供給される基本クロックの波形を成形して、これ
を電子回路の回路群に分配するだけとなっていた。この
ため、このクロック分配回路からクロックの供給を受け
ている電子回路は、全回路にわたりクロック走行あるい
はクロック停止の２つの状態があるだけで、回路群の中
の一部を動作させることができないという欠点があった
。
そこで本発明の目的は、基本クロックをそれぞれの分配
先に分配することができるばかりでなく、必要な場合に
は個々の分配先に独自のクロックを供給することのでき
るクロック分配回路を提供することにある。
先に分配することができるばかりでなく、必要な場合に
は個々の分配先に独自のクロックを供給することのでき
るクロック分配回路を提供することにある。
本発明では、クロック分配回路に次のような手段を具備
させる。
させる。
（１）外部から供給される基本クロックを複数の分配先
に分配するクロック分配手段： これは、後に説明するクロック選択手段が基本クロック
を選択したとき、それぞれの分配先に基本クロックを供
給するだめの手段であり、従来の回路が具備していた機
能を実現する回路である。
に分配するクロック分配手段： これは、後に説明するクロック選択手段が基本クロック
を選択したとき、それぞれの分配先に基本クロックを供
給するだめの手段であり、従来の回路が具備していた機
能を実現する回路である。
（１１）基本クロックをカウントしてクロックの分配出
力のタイミングを設定するカウンタ：基本クロックを任
意の比で分周するための手段である。
力のタイミングを設定するカウンタ：基本クロックを任
意の比で分周するための手段である。
＜ ｉｉｉ ）カウンタによって定められたタイミング
ごとにクロックを出力するか否かを分配先ごとに設定す
るマスク手段： 個々の分配先に適したクロックを得るための手段である
。
ごとにクロックを出力するか否かを分配先ごとに設定す
るマスク手段： 個々の分配先に適したクロックを得るための手段である
。
（１■）マスク手段によってマスクされたクロックとク
ロック分配手段によって分配されたクロックのいずれか
を選択してそれぞれの分配先に出力するクロック選択手
段 このように本発明では、従来から存在するクロック分配
手段の他にマスク手段を備えたクロック作成用の回路を
備えたので、任意のクロックを任意の分配先に供給する
ことができるようになる。
ロック分配手段によって分配されたクロックのいずれか
を選択してそれぞれの分配先に出力するクロック選択手
段 このように本発明では、従来から存在するクロック分配
手段の他にマスク手段を備えたクロック作成用の回路を
備えたので、任意のクロックを任意の分配先に供給する
ことができるようになる。
次に本発明について図面を参照して説明する。
第１図は基本クロックを４分配するか、または４種類の
タイミング形態のカウンタを分配する場合におけるクロ
ック分配回路を表わしたものである。このクロック分配
回路は、基本・セレクトクロック分配回路ｌ、カウンタ
回路１１およびりｒ１７クセレクト回路１７から構成さ
れている。基本・セレクトクロック分配回路１は基本ク
ロック入力端子２、インバータ素子３、アンド素子４、
オア回路５、波形成形回路６およびクロック分配α：１
（子７．８．９、ｌＯを備えている。カウンタ回路１１
は基本・セレクトクロック選定信号入力端子１２、クロ
ックセレクト信号入力端子１５、定数設定回路１３、カ
ウンタ１４および比較回路１６を（釉えている。タロツ
クセレクト回路１７はシフトレジスタ１８およびアンド
回路３８を備えている。
タイミング形態のカウンタを分配する場合におけるクロ
ック分配回路を表わしたものである。このクロック分配
回路は、基本・セレクトクロック分配回路ｌ、カウンタ
回路１１およびりｒ１７クセレクト回路１７から構成さ
れている。基本・セレクトクロック分配回路１は基本ク
ロック入力端子２、インバータ素子３、アンド素子４、
オア回路５、波形成形回路６およびクロック分配α：１
（子７．８．９、ｌＯを備えている。カウンタ回路１１
は基本・セレクトクロック選定信号入力端子１２、クロ
ックセレクト信号入力端子１５、定数設定回路１３、カ
ウンタ１４および比較回路１６を（釉えている。タロツ
クセレクト回路１７はシフトレジスタ１８およびアンド
回路３８を備えている。
この回路では、基本・セレクトクロック選定信号入力端
子１２に、基本・セレクトクロック選定信号１２０とし
て論理値“０”を人力したときは、基本クロックを４分
配するように動作する。また基本・セレクトクロック選
定信号１２０として論理値“１″を人力したときは、４
種類のタイミング形態のクロックを分配するように動作
する。すなわち基本・セレクトクロック選定信号１２０
が論理値“０”である場合は、カウンタ回路１１の出力
信号はアンド素子４０で阻止されるので、クロックセレ
クト回路１７のアンド回路３８も阻止されて基本・セレ
クトクロック分配回路１とは無関係になる。そして、基
本・セレクトクロック分配回路１だけが動作して、基本
クロック入力端子２から人力した基本クロック１９０は
アンド素子４および基本クロックパス３０を通り、オア
回路５を経て波形成形回路６により波形成形されてから
クロック分配端子７．８．９および１０に分配され、そ
れぞれ電子回路の回路素子に供給される。
子１２に、基本・セレクトクロック選定信号１２０とし
て論理値“０”を人力したときは、基本クロックを４分
配するように動作する。また基本・セレクトクロック選
定信号１２０として論理値“１″を人力したときは、４
種類のタイミング形態のクロックを分配するように動作
する。すなわち基本・セレクトクロック選定信号１２０
が論理値“０”である場合は、カウンタ回路１１の出力
信号はアンド素子４０で阻止されるので、クロックセレ
クト回路１７のアンド回路３８も阻止されて基本・セレ
クトクロック分配回路１とは無関係になる。そして、基
本・セレクトクロック分配回路１だけが動作して、基本
クロック入力端子２から人力した基本クロック１９０は
アンド素子４および基本クロックパス３０を通り、オア
回路５を経て波形成形回路６により波形成形されてから
クロック分配端子７．８．９および１０に分配され、そ
れぞれ電子回路の回路素子に供給される。
次に基本・セレクトクロック選定信号１２０が論理値“
１″の場合には、アンド素子４はオフで、基本クロック
入力端子２から入力する基本クロック１９０はアンド素
子４を通過することはできない。カウンタ回路１１のク
ロックセレクト信号入力端子１５に与えられるクロック
セレクト信号２３０はクロックセレクト回路１７のシフ
トレジスタ１８に取り込まれる。またカウンタ回路１１
においては、カウンタ１４が基本クロック入力端子２か
ら入力する基本クロック１９０を計数し、その値と定数
設定回路１３に設定された定数とを比較回路１６で比較
し、それらの値が等しくなったとき比較回路１６は論理
値“ｌ”を出力する。この論理値“１”はアンド素子４
０を通ってアンド回路３８に至り、この時点にシフトレ
ジスタ１８の各段階に記憶されている４つの論理データ
との論理積をとって、基本・セレクトクロック分配回路
ｌのオア回路５に送り出す。この４つの論理データは波
形成形回路６に送られて波形成形され、それぞれクロッ
ク分配端子７．８．９および１０から外部の電子回路に
送り出される。
１″の場合には、アンド素子４はオフで、基本クロック
入力端子２から入力する基本クロック１９０はアンド素
子４を通過することはできない。カウンタ回路１１のク
ロックセレクト信号入力端子１５に与えられるクロック
セレクト信号２３０はクロックセレクト回路１７のシフ
トレジスタ１８に取り込まれる。またカウンタ回路１１
においては、カウンタ１４が基本クロック入力端子２か
ら入力する基本クロック１９０を計数し、その値と定数
設定回路１３に設定された定数とを比較回路１６で比較
し、それらの値が等しくなったとき比較回路１６は論理
値“ｌ”を出力する。この論理値“１”はアンド素子４
０を通ってアンド回路３８に至り、この時点にシフトレ
ジスタ１８の各段階に記憶されている４つの論理データ
との論理積をとって、基本・セレクトクロック分配回路
ｌのオア回路５に送り出す。この４つの論理データは波
形成形回路６に送られて波形成形され、それぞれクロッ
ク分配端子７．８．９および１０から外部の電子回路に
送り出される。
第２図は本実施例のタロツク分配回路がクロックセレク
ト動作の時、クロック分配回路の動作を説明するだめの
各種タイミング図である。
ト動作の時、クロック分配回路の動作を説明するだめの
各種タイミング図である。
第２図において、１９は基本クロック入力端子２におけ
る基本クロック１９０の波形、２０はクロックセレクト
動作時の基本・セレクトクロック選定信号１２０の波形
であり、２２はカウンタ１４が基本クロックを計数した
値を２進数で示したものである。
る基本クロック１９０の波形、２０はクロックセレクト
動作時の基本・セレクトクロック選定信号１２０の波形
であり、２２はカウンタ１４が基本クロックを計数した
値を２進数で示したものである。
２３はクロックセレクト動作時にクロックセレクト信号
入力端子１５に与えられるクロックセレクト信号２３０
の波形である。クロックセレクト信号２３０を受けて、
シフトレジスタ１８の初段のフリップフロップ４１は１
タイミング遅れて動作するようになっているので、この
動作のタイミングに合わせたクロックセレクト信号２４
を示しである。
入力端子１５に与えられるクロックセレクト信号２３０
の波形である。クロックセレクト信号２３０を受けて、
シフトレジスタ１８の初段のフリップフロップ４１は１
タイミング遅れて動作するようになっているので、この
動作のタイミングに合わせたクロックセレクト信号２４
を示しである。
また、タロツクセレクト信号２４が論理値“１”または
“０”の場合は、初段のフリップフロップ４１の出力信
号は、それぞれ同様に論理値“１″または“０”となる
。同時に、シフトレジスタ１８の各フリップフロップの
論理値は次段の７リツプフロツプにシフトされる。この
実施例の場合は、定数設定回路１３に設定される定数は
“３″で２進数の１１に対応する。
“０”の場合は、初段のフリップフロップ４１の出力信
号は、それぞれ同様に論理値“１″または“０”となる
。同時に、シフトレジスタ１８の各フリップフロップの
論理値は次段の７リツプフロツプにシフトされる。この
実施例の場合は、定数設定回路１３に設定される定数は
“３″で２進数の１１に対応する。
以上の前提をもとに、本実施例のシフトレジスタ１８に
おける各フリップフロップ４１．４２．４３および４４
のそれぞれからクロック分配端子７．８．９および１０
に送り出されるパルス信号のタイミングは第２図におい
てそれぞれ２５．２６．２７および２８で示しである。
おける各フリップフロップ４１．４２．４３および４４
のそれぞれからクロック分配端子７．８．９および１０
に送り出されるパルス信号のタイミングは第２図におい
てそれぞれ２５．２６．２７および２８で示しである。
これらはいろいろなタイミング形態のタロツクであって
、必ずしも４つのクロｙりが同時に論理値“１”になる
ものではない。
、必ずしも４つのクロｙりが同時に論理値“１”になる
ものではない。
なお、第３図は基本・セレクトクロック選定信号１２０
が“０″となって、本実施例の回路が基本タロツクを４
分配する場合の各部の動作を説明するだめのタイミング
図で、従来のタロツク分配回路の動作と同様であり、ク
ロック分配端子７．８．９および１０の出力信号波形２
９を示しである。
が“０″となって、本実施例の回路が基本タロツクを４
分配する場合の各部の動作を説明するだめのタイミング
図で、従来のタロツク分配回路の動作と同様であり、ク
ロック分配端子７．８．９および１０の出力信号波形２
９を示しである。
以上説明したように、本発明では分配するタロツクのタ
イミングをそれぞれ制御することにより、回路の一部を
動作状態あるいは停止状態にすることが可能となり、設
計した電子回路を評価する場合に評価単位を小さくする
ことができる効果がある。
イミングをそれぞれ制御することにより、回路の一部を
動作状態あるいは停止状態にすることが可能となり、設
計した電子回路を評価する場合に評価単位を小さくする
ことができる効果がある。
図面は本発明の一実施例を説明するだめのもので、この
うち第１図はクロック分配回路のブロック回路図、第２
図はクロック分配回路の動作を説明するための各種タイ
ミング図、第３図はクロック分配回路の動作を説明する
ためのタイミング図である。 １・・・・・・基本・セレクトクロック分配回路、２・
・・・・・基本クロック入力端子、６・・・・・・波形
成形回路、 ７．８．９．１０・・・・・・クロック分配端子、１１
・・・・・・カウンタ回路、 １３・・・・・・定数設定回路、 １４・・・・・・カウンタ、 １６・・・・・・比較回路、 １７・・・・・・クロックセレクト回路、１８・・・・
・・シフトレジスタ、 ３０・・・・・・基本クロックバス、 ３８・・・・・・アンド回路、 ４１．４２．４３．４４・・・・・・フリップフロップ
、１２０・・・・・・基本・セレクトクロック選定信号
、１９０・・・・・・基本クロック、 ２３０・・・・・・タロツクセレクト信号。
うち第１図はクロック分配回路のブロック回路図、第２
図はクロック分配回路の動作を説明するための各種タイ
ミング図、第３図はクロック分配回路の動作を説明する
ためのタイミング図である。 １・・・・・・基本・セレクトクロック分配回路、２・
・・・・・基本クロック入力端子、６・・・・・・波形
成形回路、 ７．８．９．１０・・・・・・クロック分配端子、１１
・・・・・・カウンタ回路、 １３・・・・・・定数設定回路、 １４・・・・・・カウンタ、 １６・・・・・・比較回路、 １７・・・・・・クロックセレクト回路、１８・・・・
・・シフトレジスタ、 ３０・・・・・・基本クロックバス、 ３８・・・・・・アンド回路、 ４１．４２．４３．４４・・・・・・フリップフロップ
、１２０・・・・・・基本・セレクトクロック選定信号
、１９０・・・・・・基本クロック、 ２３０・・・・・・タロツクセレクト信号。
Claims (1)
- 【特許請求の範囲】 １、外部から供給される基本クロックを複数の分配先に
分配するクロック分配手段と、 前記基本クロックをカウントしてクロックの分配出力の
タイミングを設定するカウンタと、このカウンタによっ
て定められたタイミングごとにクロックを出力するか否
かを分配先ごとに設定するマスク手段と、 前記マスク手段によってマスクされたクロックと前記ク
ロック分配手段によって分配されたクロックのいずれか
を選択してそれぞれの分配先に出力するクロック選択手
段 とを具備することを特徴とするクロック分配回路。 ２、クロック選択手段から出力されるクロックの波形を
成形する波形成形手段を具備することを特徴とする特許
請求の範囲第１項記載のクロック分配回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63308850A JPH02155308A (ja) | 1988-12-08 | 1988-12-08 | クロック分配回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63308850A JPH02155308A (ja) | 1988-12-08 | 1988-12-08 | クロック分配回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02155308A true JPH02155308A (ja) | 1990-06-14 |
Family
ID=17986023
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63308850A Pending JPH02155308A (ja) | 1988-12-08 | 1988-12-08 | クロック分配回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02155308A (ja) |
-
1988
- 1988-12-08 JP JP63308850A patent/JPH02155308A/ja active Pending
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