JPH02156349A - メモリ制御装置 - Google Patents
メモリ制御装置Info
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- JPH02156349A JPH02156349A JP31090188A JP31090188A JPH02156349A JP H02156349 A JPH02156349 A JP H02156349A JP 31090188 A JP31090188 A JP 31090188A JP 31090188 A JP31090188 A JP 31090188A JP H02156349 A JPH02156349 A JP H02156349A
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/18—Handling requests for interconnection or transfer for access to memory bus based on priority control
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
- G06F11/1044—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices with specific ECC/EDC distribution
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
反販欠ユ
本発明はメモリ制御装置に関し、特に主記憶装置に接続
され部分書込を処理するメモリ制御装置に関する。
され部分書込を処理するメモリ制御装置に関する。
良米弦韮
従来、主記憶装置と接続されたメモリ制御装置では、主
記憶の信顆性、可用性および保守性を向上させるためエ
ラー訂正コード（ＥＣＣ）が用いられている。このＥＣ
Ｃを用いた部分書込処理では、主記憶装置から読出され
たデータおよびＥＣＣに対してＥＣＣ訂正処理が行なわ
れ、その所望の部分のデータと訂正されたデータとがマ
ージされ、マージされたデータに基づいてＥＣＣが生成
され、生成されたＥＣＣとマージされたデータとが併合
されて主記憶装置に対し書込まれる。
記憶の信顆性、可用性および保守性を向上させるためエ
ラー訂正コード（ＥＣＣ）が用いられている。このＥＣ
Ｃを用いた部分書込処理では、主記憶装置から読出され
たデータおよびＥＣＣに対してＥＣＣ訂正処理が行なわ
れ、その所望の部分のデータと訂正されたデータとがマ
ージされ、マージされたデータに基づいてＥＣＣが生成
され、生成されたＥＣＣとマージされたデータとが併合
されて主記憶装置に対し書込まれる。
この部分書込動作において、読出後書込終了までは、ア
クセス中のアドレスに対し他のアクセスがあるとデータ
が保証されない、このため、アクセスされたバンクに対
するとジー信号の発生信号つを通常の読出、書込時間よ
りも長い時間設定して他のアクセスリクエスト信号を抑
止するか、またはアクセス中のアドレスと新たにアクセ
スされたアドレスとの比較により、同一アドレスへのア
クセスを抑止する必要がある。−膜内に部分書込のサイ
クルタイムは続出および全書込サイクルタイムと比較し
てマージ動作が加わるため、２倍以上必要である。そし
てこの部分書込サイクルタイム中、要求元からのリクエ
ストアドレスを保持する必要がある。
クセス中のアドレスに対し他のアクセスがあるとデータ
が保証されない、このため、アクセスされたバンクに対
するとジー信号の発生信号つを通常の読出、書込時間よ
りも長い時間設定して他のアクセスリクエスト信号を抑
止するか、またはアクセス中のアドレスと新たにアクセ
スされたアドレスとの比較により、同一アドレスへのア
クセスを抑止する必要がある。−膜内に部分書込のサイ
クルタイムは続出および全書込サイクルタイムと比較し
てマージ動作が加わるため、２倍以上必要である。そし
てこの部分書込サイクルタイム中、要求元からのリクエ
ストアドレスを保持する必要がある。
特にインタリーブ構成のメモリでバンクが異なれば、１
マシンサイクルで動作可能なメモリ制御装置では、部分
書込サイクルタイムの大きい分だけデータ等を持回るサ
イクルタイムの長さは大きく、しかも部分書込時のリク
エストアドレスの保護のためのハードウェア量が増加す
るという欠点がある。
マシンサイクルで動作可能なメモリ制御装置では、部分
書込サイクルタイムの大きい分だけデータ等を持回るサ
イクルタイムの長さは大きく、しかも部分書込時のリク
エストアドレスの保護のためのハードウェア量が増加す
るという欠点がある。
北曹しとｌり
本発明の目的は、部分書込み時における上記の様な欠点
を解決してハードウェア量を削減できるようにしたメモ
リ制御装置を提供することにある。
を解決してハードウェア量を削減できるようにしたメモ
リ制御装置を提供することにある。
九匪ｎ璽丞
本発明の装置は、演算処理装置および入出力処理装置か
らのリクエストを受付けるリクエスト受付バッファ手段
と、このリクエスト受付バッファ手段からのリクエスト
に対し装置間の優先度を判定し、１つのリクエストを選
択するリクエスト選択手段と、このリクエスト選択手段
で選択されたリクエストに基づき続出または書込要求を
生成し要求アドレスおよび書込データとともに送出する
送出手段と、保持機能を有するアドレスレジスタを含み
前記送出手段からの出力に応答して読出または書込を行
な−う主記憶手段と、前記送出手段から送出されたアド
レスを前記主記憶手段のアドレスレジスタが少なくとも
部分書込終了まで保持するよう指示する保持指示手段と
、前記送出手段からの出力に応答して前記主記憶手段か
ら与えられるリプライデータを訂正しアクセス要求元に
返送するリプライ手段と、該アクセス要求元からの部分
書込要求に応答して、主記憶手段に対し続出要求を送出
しこの続出要求に応答して前記主記憶手段から与えられ
るリプライデータと前記要求元がらのデータとをマージ
するマージ手段と、このマージ手段でマージされたデー
タを前記主記憶手段に書込む書込手段とを含む構成とな
っている。
らのリクエストを受付けるリクエスト受付バッファ手段
と、このリクエスト受付バッファ手段からのリクエスト
に対し装置間の優先度を判定し、１つのリクエストを選
択するリクエスト選択手段と、このリクエスト選択手段
で選択されたリクエストに基づき続出または書込要求を
生成し要求アドレスおよび書込データとともに送出する
送出手段と、保持機能を有するアドレスレジスタを含み
前記送出手段からの出力に応答して読出または書込を行
な−う主記憶手段と、前記送出手段から送出されたアド
レスを前記主記憶手段のアドレスレジスタが少なくとも
部分書込終了まで保持するよう指示する保持指示手段と
、前記送出手段からの出力に応答して前記主記憶手段か
ら与えられるリプライデータを訂正しアクセス要求元に
返送するリプライ手段と、該アクセス要求元からの部分
書込要求に応答して、主記憶手段に対し続出要求を送出
しこの続出要求に応答して前記主記憶手段から与えられ
るリプライデータと前記要求元がらのデータとをマージ
するマージ手段と、このマージ手段でマージされたデー
タを前記主記憶手段に書込む書込手段とを含む構成とな
っている。
Ｋ１贋
次に、本発明の一実施例について図面を参照しながら詳
細に説明する。
細に説明する。
第１図を参照すると、本発明の一実施例は第１の演算プ
ロセッサ（図示せず、以下ＥＰＵＩ）からのリクエスト
アドレス、書込および続出等の動作指示を示すリクエス
トコードおよびストアデータ（以下単にリクエスト）を
受付けるＥＰＵＩリクエスト受付バッファ１０．第２の
演算プロセッサ（図示せず、以下ＥＰＵ２）からのリク
エストを受付けるＥＰＵ２リクエスト受付バッファ１１
゜入出カプロセッサ（図示せず、ｌ０Ｐ）からのリクエ
ストを受付けるＩＯＰリクエスト受付バッファ１２．こ
れらバッファ１０〜１２を介して各要求元から与えられ
るリクエストに対して主記憶のバンクビジーチエツクを
行ない、ビジーチエツクにパスした時に装置間の優先度
がとられて１つのリクエストを選択するビジーチエツク
回路１３゜このとジ−チエツク回路１３の出力により選
択された受付バッファ１０〜１２のうちの１つからのデ
ータを選択し格納するストアデータレジスタ２０、前記
ビジーチエツク回路１３の出力により選択された受付バ
ッファ１０〜１２のうちの１つからのリクエストアドレ
スを選択し格納するりクエストアドレスレジスタ２１．
前記とジ−チエツク回路１３の出力により選択された受
付バッファ１０〜１２のうちの１つからのリクエストコ
ードを格納するリクエストコードレジスタ２２．前記リ
クエストアドレスレジスタ２１がらの論理アドレスを物
理アドレスに変換するアドレス変換回路３０、このアド
レス変換回路３０からの物理アドレスを主記憶装置のバ
ンク０．１．２および３に対するアクセス時にセットし
メモリアクセス制御装置と主記憶装置との転送時間、す
なわち２マシンサイクル時間前記物理アドレスを保持す
るアドレスレジスタ４０，４１．４２および４３．スト
アデータレジスタ２０からのストアデータに基づいてＥ
ＣＣを生成するＥＣＣ生成回路８６、部分書込時、要求
元からストアデータレジスタ２０を介して与えられるス
トアデータを、主記憶からのりプライデータが返ってく
るまで保持する部分書込データバッファ８２、各バンク
０〜３のそれぞれからの続出データを格納するりプライ
データレジスタ７０〜７３、これらデータレジスタ７０
〜７３のデータを訂正するＥＣＣ訂正回路７４および７
５、これ等ＥＣＣ訂正回路からの訂正結果を格納するＥ
ＣＣ訂正結果レジスタ７６および７７、続出データがこ
れらレジスタ７６および７７にセットされるタイミング
で前記部分書込データバッファ８２からデータを格納す
る部分書込データレジスタ８３１部分書込時レジスタ６
７および７７から与えられる訂正データのうち１６バイ
トのうち８バイトの訂正データを選択する２ウエイセレ
クタ７８、このセレクタ７８で選択された８バイトのデ
ータの内、要求元の示すバイトのみ要求元からの書込デ
ータと差替えるマージ回路８４、このマージ回路８４で
生成された新たなデータに基づきＥＣＣを生成するＥＣ
Ｃ生成回路８５、部分書込時においては回路８５からの
データを格納し、全書込時においては回路８６からのデ
ータを格納する主記憶装置のバンク０．１．２および３
に対するストアデータレジスタ８７．８８．８９および
９０、およびレジスタ７６および７７からの訂正データ
をＥＰＵＩ、ＥＰＵ２およびＩＯＰに対するりプライデ
ータとするり１ライ送出レジスタ７９．８０および８１
を含む。
ロセッサ（図示せず、以下ＥＰＵＩ）からのリクエスト
アドレス、書込および続出等の動作指示を示すリクエス
トコードおよびストアデータ（以下単にリクエスト）を
受付けるＥＰＵＩリクエスト受付バッファ１０．第２の
演算プロセッサ（図示せず、以下ＥＰＵ２）からのリク
エストを受付けるＥＰＵ２リクエスト受付バッファ１１
゜入出カプロセッサ（図示せず、ｌ０Ｐ）からのリクエ
ストを受付けるＩＯＰリクエスト受付バッファ１２．こ
れらバッファ１０〜１２を介して各要求元から与えられ
るリクエストに対して主記憶のバンクビジーチエツクを
行ない、ビジーチエツクにパスした時に装置間の優先度
がとられて１つのリクエストを選択するビジーチエツク
回路１３゜このとジ−チエツク回路１３の出力により選
択された受付バッファ１０〜１２のうちの１つからのデ
ータを選択し格納するストアデータレジスタ２０、前記
ビジーチエツク回路１３の出力により選択された受付バ
ッファ１０〜１２のうちの１つからのリクエストアドレ
スを選択し格納するりクエストアドレスレジスタ２１．
前記とジ−チエツク回路１３の出力により選択された受
付バッファ１０〜１２のうちの１つからのリクエストコ
ードを格納するリクエストコードレジスタ２２．前記リ
クエストアドレスレジスタ２１がらの論理アドレスを物
理アドレスに変換するアドレス変換回路３０、このアド
レス変換回路３０からの物理アドレスを主記憶装置のバ
ンク０．１．２および３に対するアクセス時にセットし
メモリアクセス制御装置と主記憶装置との転送時間、す
なわち２マシンサイクル時間前記物理アドレスを保持す
るアドレスレジスタ４０，４１．４２および４３．スト
アデータレジスタ２０からのストアデータに基づいてＥ
ＣＣを生成するＥＣＣ生成回路８６、部分書込時、要求
元からストアデータレジスタ２０を介して与えられるス
トアデータを、主記憶からのりプライデータが返ってく
るまで保持する部分書込データバッファ８２、各バンク
０〜３のそれぞれからの続出データを格納するりプライ
データレジスタ７０〜７３、これらデータレジスタ７０
〜７３のデータを訂正するＥＣＣ訂正回路７４および７
５、これ等ＥＣＣ訂正回路からの訂正結果を格納するＥ
ＣＣ訂正結果レジスタ７６および７７、続出データがこ
れらレジスタ７６および７７にセットされるタイミング
で前記部分書込データバッファ８２からデータを格納す
る部分書込データレジスタ８３１部分書込時レジスタ６
７および７７から与えられる訂正データのうち１６バイ
トのうち８バイトの訂正データを選択する２ウエイセレ
クタ７８、このセレクタ７８で選択された８バイトのデ
ータの内、要求元の示すバイトのみ要求元からの書込デ
ータと差替えるマージ回路８４、このマージ回路８４で
生成された新たなデータに基づきＥＣＣを生成するＥＣ
Ｃ生成回路８５、部分書込時においては回路８５からの
データを格納し、全書込時においては回路８６からのデ
ータを格納する主記憶装置のバンク０．１．２および３
に対するストアデータレジスタ８７．８８．８９および
９０、およびレジスタ７６および７７からの訂正データ
をＥＰＵＩ、ＥＰＵ２およびＩＯＰに対するりプライデ
ータとするり１ライ送出レジスタ７９．８０および８１
を含む。
本発明の一実施例の特徴部分を以下説明する。
部分書込リクエストコードバッファ３１は部分書込リク
エストがビジーチエツク回路１３でのチエツクを通過し
、リクエストコードレジスタ２２に格納された動作指示
とバンク指示とを入力する。
エストがビジーチエツク回路１３でのチエツクを通過し
、リクエストコードレジスタ２２に格納された動作指示
とバンク指示とを入力する。
部分書込リクエストは続出とマージ後の書込との２フエ
ーズに分解されて実行されるため、部分書込リクエスト
コードバッファ３１は書込時まで入力した指示を保持す
る。
ーズに分解されて実行されるため、部分書込リクエスト
コードバッファ３１は書込時まで入力した指示を保持す
る。
主記憶バンクセット信号生成回路３２はリクエストの要
求バンクを判定してバンク０，１．２および３に対する
セット信号を生成する。このセット信号はアドレスセッ
ト信号とデータおよびライトイネーブルセット信号とを
含む、アドレスセット信号は全書込、８バイトおよび１
６バイト読出および部分書込の最初のリード時のみ“ｌ
”となり、部分書込の後ろの全書込時には“ｌ”となら
ない、これにより、部分書込時のリクエストアドレスの
持回りは不要となる。データおよび書込イネーブルセッ
ト信号は、全書込時に１″になるとともに部分書込時の
後の全書込時にも“１”になる。
求バンクを判定してバンク０，１．２および３に対する
セット信号を生成する。このセット信号はアドレスセッ
ト信号とデータおよびライトイネーブルセット信号とを
含む、アドレスセット信号は全書込、８バイトおよび１
６バイト読出および部分書込の最初のリード時のみ“ｌ
”となり、部分書込の後ろの全書込時には“ｌ”となら
ない、これにより、部分書込時のリクエストアドレスの
持回りは不要となる。データおよび書込イネーブルセッ
ト信号は、全書込時に１″になるとともに部分書込時の
後の全書込時にも“１”になる。
第２図を参照すると、リクエストコードレジスタ２２は
、リクエストの有無を示すＶｔビットを格納する。Ｖｔ
ビットの値がｌ”の時、レジスタの内容は意味を持つ、
Ｒビットが“１″のとき要求元からの８バイトリードリ
クエストを示し、ＢＲビットが“１″のとき要求元から
のブロックリードリクエストを示す、１６バイトのリー
ド動作ではメモリバンク０および１、またはメモリバン
ク２および３の２バンクを使用する。ＦＷビットが“１
”のとき、要求元からの全書込リクエストを示し、ＰＷ
ビットが“１”のとき要求元からの部分書込リクエスト
を示す、Ｂ、Ｎ、はバンク番号を意味し、アクセスする
メモリのバンクナンバを示す。
、リクエストの有無を示すＶｔビットを格納する。Ｖｔ
ビットの値がｌ”の時、レジスタの内容は意味を持つ、
Ｒビットが“１″のとき要求元からの８バイトリードリ
クエストを示し、ＢＲビットが“１″のとき要求元から
のブロックリードリクエストを示す、１６バイトのリー
ド動作ではメモリバンク０および１、またはメモリバン
ク２および３の２バンクを使用する。ＦＷビットが“１
”のとき、要求元からの全書込リクエストを示し、ＰＷ
ビットが“１”のとき要求元からの部分書込リクエスト
を示す、Ｂ、Ｎ、はバンク番号を意味し、アクセスする
メモリのバンクナンバを示す。
第１図のビジーチエツク回路１３でのとジ−チエツクに
パスすると、上述のビットＶ１．Ｒ，ＢＲ，ＦＷ、ＰＷ
およびバンクナンバＢＮがレジスタ２２に格納される０
部分書込リクエストコードバッファ３１はリクエストコ
ードレジスタ２２内のリクエストが、部分書込リクエス
トのとき書込まれる。すなわち、ビットｖ１が“１”で
がっビットＰＷが“１”の時、バッファ内のリクエスト
の有無を示す、Ｖ２ビットはリクエストコードレジスタ
２２の内容がビット■１＝１がっビットＰＷ＝１の時″
１”となる、このバッファ３１内のリクエストはマージ
後２回目の書込タイミングまで持回られて読出される。
パスすると、上述のビットＶ１．Ｒ，ＢＲ，ＦＷ、ＰＷ
およびバンクナンバＢＮがレジスタ２２に格納される０
部分書込リクエストコードバッファ３１はリクエストコ
ードレジスタ２２内のリクエストが、部分書込リクエス
トのとき書込まれる。すなわち、ビットｖ１が“１”で
がっビットＰＷが“１”の時、バッファ内のリクエスト
の有無を示す、Ｖ２ビットはリクエストコードレジスタ
２２の内容がビット■１＝１がっビットＰＷ＝１の時″
１”となる、このバッファ３１内のリクエストはマージ
後２回目の書込タイミングまで持回られて読出される。
出力信号については、アドレス信号は部分書込の２回目
のタイミングのため、“０”に固定される。Ｖ２ビット
は書込有りを示す信号になる９部分書込リクエストのた
めＢＲビットは常に“０”に固定され、バックナンバは
そのまま出力される。バッファ２００からのビットの信
号は主記憶バンクセット信号生成回路３３に出力される
。
のタイミングのため、“０”に固定される。Ｖ２ビット
は書込有りを示す信号になる９部分書込リクエストのた
めＢＲビットは常に“０”に固定され、バックナンバは
そのまま出力される。バッファ２００からのビットの信
号は主記憶バンクセット信号生成回路３３に出力される
。
主記憶バンクセット信号生成回路３２はリクエストコー
ドレジスタ２２からの出力および部分書込リクエストコ
ードバッファ３１からの出力に基づいて、主記憶に対す
るアドレスセット信号、並びにデータおよび書込イネー
ブルセット信号を生成する。この生成回路３２の入力部
分はセレクタとなっており、部分書込の２回目の書込タ
イミングには、部分書込リクエストコードバッファ３１
の出力を入力する。このタイミングにはリクエストコー
ドレジスタ２２には新たなリクエストが入力されて競合
しないように、第１図の受付バッファ１０〜１２からの
リクエストのとジ−チエツクを抑止できる。リクエスト
コードレジスタ２２の出力を入力するときには、リクエ
ストコードによらず必ずアドレスセ・ット信号が必ず出
力される。
ドレジスタ２２からの出力および部分書込リクエストコ
ードバッファ３１からの出力に基づいて、主記憶に対す
るアドレスセット信号、並びにデータおよび書込イネー
ブルセット信号を生成する。この生成回路３２の入力部
分はセレクタとなっており、部分書込の２回目の書込タ
イミングには、部分書込リクエストコードバッファ３１
の出力を入力する。このタイミングにはリクエストコー
ドレジスタ２２には新たなリクエストが入力されて競合
しないように、第１図の受付バッファ１０〜１２からの
リクエストのとジ−チエツクを抑止できる。リクエスト
コードレジスタ２２の出力を入力するときには、リクエ
ストコードによらず必ずアドレスセ・ット信号が必ず出
力される。
データ、書込イネーブルおよびセット信号は全書込リク
エストの時のみ出力される１部分書込リクエストバッフ
ァ３１の出力を入力する時には、アットレスセット信号
の入力は抑止され、データ、書込イネ−ノルおよびセッ
ト信号のみ出力される。
エストの時のみ出力される１部分書込リクエストバッフ
ァ３１の出力を入力する時には、アットレスセット信号
の入力は抑止され、データ、書込イネ−ノルおよびセッ
ト信号のみ出力される。
主記憶バンク書込信号生成口Ｉｉ！８３３も主記憶バン
クセット信号生成回路３２と同様にリクエストコードレ
ジスタ２２の出力を選択する時、リクエストの１つであ
るＦＷビットが“１″の時のみ書込信号が“１”となる
０部分書込リクエストコードバッファ３１の出力を入力
する時は、必ず書込信号が“１″になる。
クセット信号生成回路３２と同様にリクエストコードレ
ジスタ２２の出力を選択する時、リクエストの１つであ
るＦＷビットが“１″の時のみ書込信号が“１”となる
０部分書込リクエストコードバッファ３１の出力を入力
する時は、必ず書込信号が“１″になる。
主記憶装置のアドレスレジスタはボールドタイプになっ
ているため、セット指示信号が与えられないかぎり以前
の内容が保持される。
ているため、セット指示信号が与えられないかぎり以前
の内容が保持される。
以上述べたように、リクエストの１つであるＰＷビット
が“１″の時、最初のリード時にリクエストアドレスが
セットされ、そのままアドレスがホールドされるため、
リクエストアドレスを持回り送出する必要がない。
が“１″の時、最初のリード時にリクエストアドレスが
セットされ、そのままアドレスがホールドされるため、
リクエストアドレスを持回り送出する必要がない。
第１図を参照すると、本発明の一実施例はこの他に、主
記憶バンクセント信号生成回路３２から与えられるバン
ク０〜３対応のアドレスをセットするアドレスセットレ
ジスタ５０〜５３、および該生成回路３２から与えられ
るバンク０〜３対応の書込イネーブル信号をセットする
ライトセットレジスタ６０〜６３を備えている。要求元
からのリクエストが全書込の場合と、部分書込のマージ
後の全書込の場合とにそのバンクに対応するビットは１
″となる。
記憶バンクセント信号生成回路３２から与えられるバン
ク０〜３対応のアドレスをセットするアドレスセットレ
ジスタ５０〜５３、および該生成回路３２から与えられ
るバンク０〜３対応の書込イネーブル信号をセットする
ライトセットレジスタ６０〜６３を備えている。要求元
からのリクエストが全書込の場合と、部分書込のマージ
後の全書込の場合とにそのバンクに対応するビットは１
″となる。
本発明の一実施例は、さらに主記憶バンク書込信号生成
回路３３からのバンク０〜３対応の書込信号を格納する
ライトレジスタ６４〜６７を有し、前記レジスタ６０〜
６３の出力が“１″を示すバンクにレジスタ６４〜６７
の信号が与えられる。
回路３３からのバンク０〜３対応の書込信号を格納する
ライトレジスタ６４〜６７を有し、前記レジスタ６０〜
６３の出力が“１″を示すバンクにレジスタ６４〜６７
の信号が与えられる。
次に本発明の一実施例のアクセス対象となる主記憶装置
の概要を説明する。
の概要を説明する。
第１Ｉ３ｉｌを参照すると、主記憶装置は４バンクから
構成され、それぞれバンク番号０．’１．２および３を
有する。主記憶装置はランダムアクセスメモリとアドレ
スレジスタから構成され、制御はすべて本発明の一実施
例であるメモリアクセス制御装置により行なわれる。
構成され、それぞれバンク番号０．’１．２および３を
有する。主記憶装置はランダムアクセスメモリとアドレ
スレジスタから構成され、制御はすべて本発明の一実施
例であるメモリアクセス制御装置により行なわれる。
ライトレジスタ１００〜１０３はメモリバンク０゜１．
２および３に対応し、ライトレジスタ６４〜６７の書込
信号を入力する。アドレスレジスタ１１０〜１１３はメ
モリバンク０，１．−２および３に対応し、各バンクは
このレジスタ１１０〜１１３からのアドレスにより読出
または書込動作を行なう、ストアデータレジスタ１２０
〜１２３はストアデータレジスタ８７〜９０からのスト
アデータを受け、対応するメモリバンク０〜３にストア
データをストアする。この他、主記憶装置はメモリバン
ク０１．２および３のメモリ本体１３０．１３１．１３
２および１３４およびこのメモリ本体１３０〜１３３か
らのデータのデータを受ける読出レジスタ１４０〜１４
３を有している。この続出レジスタ１４０〜１４３の出
力はメモリアクセス制御装置のりプライデータレジスタ
７０〜７３に与えられる。
２および３に対応し、ライトレジスタ６４〜６７の書込
信号を入力する。アドレスレジスタ１１０〜１１３はメ
モリバンク０，１．−２および３に対応し、各バンクは
このレジスタ１１０〜１１３からのアドレスにより読出
または書込動作を行なう、ストアデータレジスタ１２０
〜１２３はストアデータレジスタ８７〜９０からのスト
アデータを受け、対応するメモリバンク０〜３にストア
データをストアする。この他、主記憶装置はメモリバン
ク０１．２および３のメモリ本体１３０．１３１．１３
２および１３４およびこのメモリ本体１３０〜１３３か
らのデータのデータを受ける読出レジスタ１４０〜１４
３を有している。この続出レジスタ１４０〜１４３の出
力はメモリアクセス制御装置のりプライデータレジスタ
７０〜７３に与えられる。
発明の効果
本発明によれば、部分書込時の壺初のリード時に主記憶
に転送したリクエストアドレスが主記憶にそのままホー
ルドされるように構成されているため、マージ後の全書
込時にあらためてアドレスを送る必要がない、すなわち
、要求元からのリクエストアドレスを持回る必要がない
ため、ハードウェア量が削減できるという効果がある。
に転送したリクエストアドレスが主記憶にそのままホー
ルドされるように構成されているため、マージ後の全書
込時にあらためてアドレスを送る必要がない、すなわち
、要求元からのリクエストアドレスを持回る必要がない
ため、ハードウェア量が削減できるという効果がある。
第１図は本発明の一実施例と主記憶装置の構成を示す図
、第２図は本発明の一実施例の特徴部分の１つの構成を
示す図である。 主要部分の符号の説明 １０・・・・・・ＥＰｔＪ１リクエスト受付バッファ１
１・・・・・・ＥＰＬＪ２リクエスト受付バッファ１２
・・・・・・ＩＯＰリクエスト受付バッファ１３・・・
・・・ビジーチエツク回路 ２０・・・・・・ストアデータレジスタ２１・・・・・
・リクエストアドレスレジスタ２２・・・・・・リクエ
ストコードレジスタ３０・・・・・・アドレス変換回路 ３１・・・・・・部分書込リクエストコードバッファ３
２・・・・・・主記憶バンクセット信号生成回路３３・
・・・・・主記憶バンク書込信号生成回路７４．７５・
・・・・・ＥＣＣ訂正レジスタ７６．７７・・・・・・
ＥＣＣ訂正結果レジスタ７９．８０．８１・・・・・・
リプライ送出レジスタ８２・・・・・・部分書込データ
バッファ８３・・・・・・部分書込データレジスタ８４
・・・・・・マージ回路 ８５．８６・・・・・・ＥＣＣ生成回路８７．８８．８
９．９０・・・・・・ストアデータレジスタ
、第２図は本発明の一実施例の特徴部分の１つの構成を
示す図である。 主要部分の符号の説明 １０・・・・・・ＥＰｔＪ１リクエスト受付バッファ１
１・・・・・・ＥＰＬＪ２リクエスト受付バッファ１２
・・・・・・ＩＯＰリクエスト受付バッファ１３・・・
・・・ビジーチエツク回路 ２０・・・・・・ストアデータレジスタ２１・・・・・
・リクエストアドレスレジスタ２２・・・・・・リクエ
ストコードレジスタ３０・・・・・・アドレス変換回路 ３１・・・・・・部分書込リクエストコードバッファ３
２・・・・・・主記憶バンクセット信号生成回路３３・
・・・・・主記憶バンク書込信号生成回路７４．７５・
・・・・・ＥＣＣ訂正レジスタ７６．７７・・・・・・
ＥＣＣ訂正結果レジスタ７９．８０．８１・・・・・・
リプライ送出レジスタ８２・・・・・・部分書込データ
バッファ８３・・・・・・部分書込データレジスタ８４
・・・・・・マージ回路 ８５．８６・・・・・・ＥＣＣ生成回路８７．８８．８
９．９０・・・・・・ストアデータレジスタ
Claims (1)
- （１）外部からのリクエストを受付けるリクエスト受付
手段と、このリクエスト受付手段で受付けられた１つの
リクエストを選択するリクエスト選択手段と、この選択
手段で選択されたリクエストに基づき読出または書込要
求を生成し要求アドレスおよび書込アドレスとともに送
出する送出手段と、保持機能を有するアドレスレジスタ
を有し前記送出手段からの出力に応答して読出または書
込を行う主記憶手段と、前記送出手段から送出されたア
ドレスを前記主記憶手段のアドレスレジスタが少なくと
も部分書込終了まで保持するよう指示する保持指示手段
とを含むことを特徴とするメモリアクセス制御装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31090188A JPH02156349A (ja) | 1988-12-08 | 1988-12-08 | メモリ制御装置 |
| FR8916187A FR2640402B1 (fr) | 1988-12-08 | 1989-12-07 | Dispositif de commande de memoire |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31090188A JPH02156349A (ja) | 1988-12-08 | 1988-12-08 | メモリ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02156349A true JPH02156349A (ja) | 1990-06-15 |
Family
ID=18010746
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31090188A Pending JPH02156349A (ja) | 1988-12-08 | 1988-12-08 | メモリ制御装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH02156349A (ja) |
| FR (1) | FR2640402B1 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6010373A (ja) * | 1983-06-30 | 1985-01-19 | Toshiba Corp | メモリ制御方式 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SE352230B (ja) * | 1970-09-08 | 1972-12-27 | Alfa Laval Ab | |
| JPS618785A (ja) * | 1984-06-21 | 1986-01-16 | Fujitsu Ltd | 記憶装置アクセス制御方式 |
| JPS6488641A (en) * | 1987-09-29 | 1989-04-03 | Nec Corp | Information processor |
-
1988
- 1988-12-08 JP JP31090188A patent/JPH02156349A/ja active Pending
-
1989
- 1989-12-07 FR FR8916187A patent/FR2640402B1/fr not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6010373A (ja) * | 1983-06-30 | 1985-01-19 | Toshiba Corp | メモリ制御方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| FR2640402A1 (fr) | 1990-06-15 |
| FR2640402B1 (fr) | 1994-10-28 |
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