JPH02158235A - フレームアライナ監視方式 - Google Patents
フレームアライナ監視方式Info
- Publication number
- JPH02158235A JPH02158235A JP63311933A JP31193388A JPH02158235A JP H02158235 A JPH02158235 A JP H02158235A JP 63311933 A JP63311933 A JP 63311933A JP 31193388 A JP31193388 A JP 31193388A JP H02158235 A JPH02158235 A JP H02158235A
- Authority
- JP
- Japan
- Prior art keywords
- elastic memory
- parity
- arithmetic
- frame
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012544 monitoring process Methods 0.000 title claims description 8
- 238000000034 method Methods 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 2
- 238000004891 communication Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
Landscapes
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ディジタル通信の分野において任意の位相で
到達するディジタル信号を装置内の基準フレーム位相に
変換するためのエラスティックメモリを備えた７レーム
アライナに関し、特にそのエラスティックメモリの監視
方式に関するものである。
到達するディジタル信号を装置内の基準フレーム位相に
変換するためのエラスティックメモリを備えた７レーム
アライナに関し、特にそのエラスティックメモリの監視
方式に関するものである。
従来、この種の７レ一ムアライナ監視方式は、エラステ
ィックメモリに書き込む信号の余剰ビットにパリティビ
ットを付与したうえ、その読み出した信号のパリティチ
エツクを行なっているのが一般的である。
ィックメモリに書き込む信号の余剰ビットにパリティビ
ットを付与したうえ、その読み出した信号のパリティチ
エツクを行なっているのが一般的である。
しかし、上述した従来の７レ一ムアライナ監視方式は、
エラスティックメモリへ書き込むデータ及び読み出すデ
ータに余剰ビットを有する必要があるという問題があっ
た。
エラスティックメモリへ書き込むデータ及び読み出すデ
ータに余剰ビットを有する必要があるという問題があっ
た。
このような問題点を解決するため、本発明の７レ一ムア
ライナ監視方式は、任意のフレーム位相で送信されてく
るディジタル信号を装置内の位相に変換するエラスティ
ックメモリを備えたフレームアライナにおいて、前記デ
ィジタル信号を前記エラスティックメモリの前後でパリ
ティ演算したうえ、両者の比較を行なうことを特徴とす
るものである。
ライナ監視方式は、任意のフレーム位相で送信されてく
るディジタル信号を装置内の位相に変換するエラスティ
ックメモリを備えたフレームアライナにおいて、前記デ
ィジタル信号を前記エラスティックメモリの前後でパリ
ティ演算したうえ、両者の比較を行なうことを特徴とす
るものである。
したがって、本発明においては、エラステイツクメモリ
の前後でそれぞれパリティ演算を行ない両者を比較する
ため、データにパリティビットを付与すぺ〈余剰ビット
を必要としない。
の前後でそれぞれパリティ演算を行ない両者を比較する
ため、データにパリティビットを付与すぺ〈余剰ビット
を必要としない。
次に、本発明について図面を参照して説明する。
図は本発明によるフレームアライナ監視方式の一実施例
を説明するための主要ブロック図である。
を説明するための主要ブロック図である。
ここで、エラスティックメモリ１は１７レ一ム分相当の
ビットメモリ容量を有し、対向装置（図示せず）から任
意のフレーム位相で送信されてくるディジタル信号を受
信して順次書き込む。そして、その信号をフレーム信号
発生回路（図示せず）より発生するフレーム位相に合わ
せて順次読み出すことにより、装置内の位相に変換して
前記信号のフレーム同期を確立する機能を有する。また
、このエラスティックメモリ１の前後つ’ｌデータ書き
込み及び読み出し側には、それぞれパリティ演算回路２
，３を設け、これらパリティ演算回路２゜３の演算結果
をコンパレータ４にて比較することにより、エラスティ
ックメモリ１の監視を行なうものとなっている。なお、
図中ＤＩＮは前述の受信信号、ＤＯＵＴはそれに対応し
走出力信号を示し、ＷＲはライトリセット信号、ＲＲは
リードリセット信号を・それぞれ示す。
ビットメモリ容量を有し、対向装置（図示せず）から任
意のフレーム位相で送信されてくるディジタル信号を受
信して順次書き込む。そして、その信号をフレーム信号
発生回路（図示せず）より発生するフレーム位相に合わ
せて順次読み出すことにより、装置内の位相に変換して
前記信号のフレーム同期を確立する機能を有する。また
、このエラスティックメモリ１の前後つ’ｌデータ書き
込み及び読み出し側には、それぞれパリティ演算回路２
，３を設け、これらパリティ演算回路２゜３の演算結果
をコンパレータ４にて比較することにより、エラスティ
ックメモリ１の監視を行なうものとなっている。なお、
図中ＤＩＮは前述の受信信号、ＤＯＵＴはそれに対応し
走出力信号を示し、ＷＲはライトリセット信号、ＲＲは
リードリセット信号を・それぞれ示す。
しかして、上記実施例の構成によると、前述の受信信号
ＤＩＮがエラスティックメモリ１に書き込まれる直前に
パリティ演算回路２により１フレ一ム本位（エラスティ
ックメモリ１をライトリセラ）（ＷＲ）する間隔）にパ
リティ演算を行なったのち、その信号をエラスティック
メモリ１に書き込む。−力、読み出し側でもパリティ演
算回路３によシ１フレーム単位（エラスティックメモリ
１をリードリセット（ＲＲ）する間隔）にパリティ演算
を行ない、それぞれの演算結果を、コンパレータ４で比
較することにより、エラスティックメモリ１の監視を行
なうことができる。したがって、エラスティックメモリ
１の前後でそれぞれパリティ演算を行ない、その演算結
果を比較することによって、データにパリティビットを
付与すべく余剰ビットを必要としない利点を有する。
ＤＩＮがエラスティックメモリ１に書き込まれる直前に
パリティ演算回路２により１フレ一ム本位（エラスティ
ックメモリ１をライトリセラ）（ＷＲ）する間隔）にパ
リティ演算を行なったのち、その信号をエラスティック
メモリ１に書き込む。−力、読み出し側でもパリティ演
算回路３によシ１フレーム単位（エラスティックメモリ
１をリードリセット（ＲＲ）する間隔）にパリティ演算
を行ない、それぞれの演算結果を、コンパレータ４で比
較することにより、エラスティックメモリ１の監視を行
なうことができる。したがって、エラスティックメモリ
１の前後でそれぞれパリティ演算を行ない、その演算結
果を比較することによって、データにパリティビットを
付与すべく余剰ビットを必要としない利点を有する。
以上説明したように本発明は、パリティビットをエラス
ティックメモリに書き込む信号に付与する必要が無いた
め、いかなる入力信号に対してもエラスティックメモリ
の監視をすることが可能となる。
ティックメモリに書き込む信号に付与する必要が無いた
め、いかなる入力信号に対してもエラスティックメモリ
の監視をすることが可能となる。
図は本発明によるフレームアライナ監視方式の一実施例
を説明するための主要ブロック図である。 １・・・・エラスティックメモリ、２，３・・０．ハリ
ティ演算回路 ４＊＊＊＊コンパレータ。
を説明するための主要ブロック図である。 １・・・・エラスティックメモリ、２，３・・０．ハリ
ティ演算回路 ４＊＊＊＊コンパレータ。
Claims (1)
- 任意のフレーム位相で送信されてくるディジタル信号を
装置内の位相に変換するエラステイツクメモリを備えた
フレームアライナにおいて、前記ディジタル信号を前記
エラステイツクメモリの前後でパリテイ演算したうえ、
両者の比較を行なうことを特徴とするフレームアライナ
監視方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63311933A JPH02158235A (ja) | 1988-12-12 | 1988-12-12 | フレームアライナ監視方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63311933A JPH02158235A (ja) | 1988-12-12 | 1988-12-12 | フレームアライナ監視方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02158235A true JPH02158235A (ja) | 1990-06-18 |
Family
ID=18023179
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63311933A Pending JPH02158235A (ja) | 1988-12-12 | 1988-12-12 | フレームアライナ監視方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02158235A (ja) |
-
1988
- 1988-12-12 JP JP63311933A patent/JPH02158235A/ja active Pending
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