JPH02162751A - アナログ・デジタル混在ｌｓｉ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、アナログ回路とデジタル回路が混在するＬＳ
Ｉのレイアウト設計技術に関するものである。

〔従来の技術〕

アナログ回路とデジタル回路が混在するＬＳＩのレイア
ウト設計において、ある機能を持つひとまとまりの回路
を標準的なセル（スタンダードセル）としてあらかじめ
用意し、これらを配置してその相互間を配線で接続しチ
ップ全体を設計する方法がある。この設計法はスタンダ
ードセル方式と呼ばれている０本設計では、セルの性能
や動作があらかじめ確認されており、セル間の配線だけ
を新規に設計することとなるため、短期間で生産性良＜
ＬＳＩ開発が可能となる。

このスタンダードセル方式によるＬＳＩ設計において、
デジタル回路だけを含むデジタル機能セルとアナログ回
路を含むアナログ機能セルを用いて高性能なアナログ・
デジタル混在ＬＳＩのレイアウト設計を行なうとき、次
のような要求条件がある。

（１）アナログ信号配線の配線抵抗、寄生容量を小さく
する。

（２）アナログ信号とデジタル信号のクロストークを小
さくする。

（３）デジタル素子、デジタル信号配線からアナログ素
子、アナログ信号配線への雑音の混入を防止する。

これらの条件を満たしていないレイアウト設計では、ア
ナログ回路の性能が劣化し、要求される歪率、Ｓ／Ｎ、
信号帯域、信号のダイナミックレンジ等の特性が得られ
ないことがある。

従来、スタンダードセル方式によるアナログ・デジタル
混在ＬＳＩのレイアウト設計は次のような方法で行なわ
れており、上記条件をすべて満たしているとは言えなか
った。

第６図に従来のスタンダードセルＳＴＤの例を示す。ス
タンダードセルの仕様は、オペアンプ、スイッチ、容量
、抵抗などのようなアナログ機能セルと、スイッチ用ド
ライバ、クロック生成回路などのようなデジタル機能セ
ルに対して共通であり、幅の広い高電位の電源配線領域
ＶＤＤと低電位の電源配線領域ＶＳＳとを内蔵している
。他のセルの回路と接続するための端子は、オペアンプ
の入力などのように雑音の影響を受けやすい高感度なア
ナログ端子（第６図では■で示す１番端子）を上側に、
オペアンプの出力などのように比較的雑音の影響を受け
にくい低感度なアナログ端子（第６図では口で示す２番
端子）と、スイッチの制御端子のようなデジタル端子（
第６図では・で示す３番端子）とを下側にというように
、方向をわけて引き出している。第６図で、Ｐはセルの
原点、ＡＤはアナログ回路またはデジタル回路である。

第７図に従来のスタンダードセルの配置の例を示す。同
図において、ＳＴＤはスタンダードセル、５ＴＤＴはセ
ル列、Ｐはセルの原点、Ｓｌは低感度アナログ配線領域
とデジタル配線領域、Ｓ２は高感度アナログ配線領域、
Ｓ３は低感度アナログ配線領域とデジタル配線領域、Ｓ
４は高感度アナログ配線領域、Ｓ５は低感度アナログ配
線領域とデジタル配線領域、Ｓ６は高感度アナログ配線
領域であり、点線で囲まれた領域は回路ブロックを示す
。第７図に示す配置例は、セルを５段に配置してセルの
端子間を配線し、アナログ・デジタル混在ＬＳＩを実現
した例である。セルに内蔵した２つの電源は、セルをす
きまなく配置することによりそれぞれ互いに接続される
。奇数段と偶数段のスタンダードセルのうち一方を上下
反転して配置し、セルの高感度アナログ端子どうし、お
よび低感度アナログ端子、デジタル端子どうしが互いに
向かい合い、セル間にそれぞれ、高感度アナログ配線領
域Ｓ２．Ｓ４．Ｓ６および低感度アナログ配線とデジタ
ル配線が混在する配線領域ＳＬ。

Ｓ２．Ｓ３が形成される。また、スタンダードセルがい
くつか集まってできた回路ブロックは、１段のセル列か
ら構成されている。

第８図に従来のスタンダードセル間の配線例を示す、同
図において、１は高感度アナログ端子、口は低感度アナ
ログ端子、拳はデジタル端子を示し、ＳＴＤはスタンダ
ードセル、５ＴＤＴはセル列、ＴＨＩはポリシリコン・
アルミ間スルーホール、Ｂは基準電圧端子、Ｇはアナロ
ググランド端子、Ｔはシールド電位供給端子、Ｗｌは太
いポリシリコン配線、Ｗ２は細いポリシリコン配線、Ｗ
３はアルミ配線、Ｃ１はバイアス配線、Ｃ２はタブ配線
、Ｃ３は低感度アナログ配線、Ｃ４はアナロググランド
配線、Ｃ５はデジタル配線、Ｃは低感度アナログ配線で
ある。第８図において、スタンダードセルの端子はすべ
てポリシリコンであり、アナログ端子からのポリシリコ
ン配線を太くして低抵抗化を図っている。低感度アナロ
グ配線とデジタル配線が混在する配線領域では、配線を
４種の階層に分類して次のような並び順で配線している
。

■基準電圧配線 ■シールド電位供給用配線 ■低感度アナログ配線 ■アナロググランド配線 ■デジタル配線 ■、■の配線により■の低感度アナログ配線とセル内の
アナログ電源配線の間のシールドを実現し、■の配線に
より■の低感度アナログ配線と■のデジタル配線の間の
シールドを実現している。

〔発明が解決しようとする課題〕 以上説明した従来のスタンダードセルとその配置および
セル間配線には次のような欠点があった。

（１）セルの片側に低感度アナログ端子、アナロググラ
ンド端子、基準電圧端子などのアナログ端子とデジタル
端子とが混在しているため、低感度アナログ配線とデジ
タル配線が混在する配線領域において、これらのアナロ
グ端子からのアナログ配線とデジタル端子からのデジタ
ル配線が必ず交差し、デジタル信号とアナログ信号のク
ロストークが生ずる。

（２）クロック生成回路とスイッチドライバ間の配線の
ようなデジタル機能セル間のデジタル配線と、スイッチ
ドライバとスイッチ間の配線のようなアナログ素子に直
接接続されるデジタル機能セルとアナログ機能セルの間
のデジタル配線とを、同一の低感度アナログ配線とデジ
タル配線が混在する配線領域を使って配線している。こ
のため、この配線領域内のデジタル配線数が増して交差
数、配線長が増加し、デジタル機能セルとアナログ機能
セルの間のデジタル配線信号の雑音、クロストーク、遅
延特性が劣化する。

（３）端子がセルの上下いずれか一方に引き出されてお
り等価端子を持たないので、配線の接続方向がセルの端
子位置の方向と一致しないと配線の迂回を生じ、配線の
交差数と配線長が増す。

（４）スタンダードセルに２つの電源配線しか内蔵して
おらず、アナロググランド配線、基準電圧配線がセル間
配線領域にあるので、プログラム処理による自動化でこ
れらの配線の幅を広くして低抵抗化を図ることが難しい
。また、セルの端子をセル間配線領域にあるアナロググ
ランド、基準電圧配線に接続するとき配線が長くなる。

（５）低感度アナログ配線とデジタル配線が混在する配
線領域とセル内のアナログ素子領域の間および高感度ア
ナログ配線領域とセル内のデジタル素子領域の間は、セ
ル内の電源配線によってのみ分離されており、電源配線
の下層領域および基板を介してデジタル素子、デジタル
信号配線の雑音がアナログ素子はアナログ信号配線に混
入する。

（６）同一のセル段にアナログ機能の回路ブロックとデ
ジタル機能の回路ブロックの両方が隣接して存在すると
き、基板を介してデジタル機能の回路ブロックの雑音が
アナログ機能の回路ブロックに混入する。また、隣接す
るブロックに異なる電源・グランドを供給できない。

（７）回路ブロックが１段のセル列から構成されている
ので、セルの横幅の寸法が大きかったりセル数が多いと
、回路ブロック内のセル間配線長が大きくなる。

（８）異なる配線領域を横切って配線を接続しようとす
ると、高感度アナログ配線とデジタル配線が交差しクロ
ストークが生ずる。このクロストークを防止するために
は、デジタル配線を迂回させざるをえないので、配線長
が増す。

（９）低感度アナログ配線とデジタル配線が混在する配
線領域は、配線の並び順が決まっており、この制約によ
りプログラム処理による自動化に向かない。

Ｑｌ低感度アナログ配線とデジタル配線が混在する配線
領域において、基準電圧配線とアナロググランド配線を
用いて低感度アナログ配線とデジタル配線間等のシール
ドを実現しているため、基準電圧配線、アナロググラン
ド配線にデジタル雑音が混入し、電圧変動の原因となる
。

以上の従来のスタンダードセル、その配置およびセル間
配線の欠点は、すべてアナログ回路のＳ／Ｎ、信号帯域
、信号のダイナミックレンジなどの性能を劣化させる要
因やプログラム処理による自動化の制約となり、スタン
ダードセル方式の設計による高性能なアナログ・デジタ
ル混在ＬＳＩの実現の障害となっていた。

〔課題を解決するための手段〕

このような課題を解決するために本発明の第１の発明は
、アナログ回路とデジタル回路が混在するアナログ・デ
ジタル混在ＬＳＩにおいて、アナログ機能セルとデジタ
ル機能セルと分離セルとを備え、アナログ機能セルはシ
ールド用アナロググランド配線領域とアナロググランド
配線領域と基準電圧配線領域とアナログ電源配線領域と
上下いずれか一方に設けた高感度アナログ端子と同じく
上下いずれか一方に設けたデジタル端子と上下両方に設
けた低感度アナログ端子とを有し、デジタル機能セルは
シールド用アナロググランド配線領域と予備配ｋｌＡ９
Ｍ域とデジタル電源配線領域と上下両方に設けたデジタ
ル端子とを有し、分離セルはシールド用アナロググラン
ド配線領域とアナロググランド配線領域と基準電圧配線
領域とアナログ電源配線領域とを有するようにしたもの
である。

また、本発明の第２の発明は、アナログ回路とデジタル
回路が混在するアナログ・デジタル混在ＬＳＩにおいて
、複数のアナログ機能セルから成るアナログ機能セル列
および複数のデジタル機能セルから成るデジタル機能セ
ル列のうちのいずれか又は両方の機能セル列で構成した
セル段を複数備え、アナログ機能セルはシールド用アナ
ロググランド配線領域とアナロググランド配線領域と基
準電圧配線領域とアナログ電源配線領域と上下いずれか
一方に設けた高感度アナログ端子と同じ（上下いずれか
一方に設けたデジタル端子と上下両方に設けた低感度ア
ナログ端子とを有し、デジタル機能セルはシールド用ア
ナロググランド配線領域と予備配線領域とデジタル電源
配線領域と上下両方に設けたデジタル端子とを有し、分
離セルはシールド用アナロググランド配線領域とアナロ
ググランド配線領域と基準電圧配ｖＡ領域とアナログ電
源配ｋｌＡ　ＳＩ域とを有し、アナログ機能セルの高感
度アナログ端子どうしを接続する高感度アナログ配線領
域、アナログ機能セルの低感度アナログ端子どうしを接
続する低感度アナログ配線領域、高感度アナログ配線領
域と低感度アナログ配線領域が混在するアナログ配線領
域、アナログ機能セルのデジタル端子とデジタル機能セ
ルのデジタル端子を接続するアナログ−デジタルセル間
配線領域、デジタル機能セルのデジタル端子どうしを接
続するデジタル−デジタルセル間配線領域およびアナロ
グ−デジタルセル間配線領域とデジタル−デジタルセル
間配線領域が混在するデジタル配線領域のうちのいずれ
か１つ以上でもってセル段間の配線領域を構成し、分離
セルはデジタル配線領域、アナログ−デジタルセル間配
線領域およびデジタル−デジタルセル間配線領域のいず
れかとアドレス配線領域との境界部分の上下のセル列に
隣接して配設され、高感度アナログ配線領域、低感度ア
ナログ配線領域、アナログ配線領域はアナログ機能セル
列どうし間の配線領域を構成し、アナログ−デジタルセ
ル間配線領域はアナログ機能セル列とデジタル機能セル
列との間の配線領域を構成し、デジタル−デジタルセル
間配線領域はデジタル機能セル列どうし間の配線領域を
構成し、デジタル配線領域はアナログ機能セル列のデジ
タル端子だけを接続する配線領域を構成するようにした
ものである。

〔作用〕

本発明によるアナログ・デジタル混在ＬＳＩにおいては
、デジタル信号とアナログ信号のクロストークが生じに
り＜、デジタル機能セルとアナログ機能セルの間のデジ
タル配線信号の雑音、クロストーク、遅延の各特性が向
上する。

〔実施例〕

本発明は、アナログスタンダードセルにアナロググーラ
ンド、基準電圧、シールド用アナロググランド配線を内
蔵し、セル間配線領域をアナログ配ｖＡ領域とデジタル
配線領域の２通りに大きく分類し、さらにアナログ配線
領域は高感度アナログ配線領域と低感度アナログ配線領
域の２種に、一方デジタル配線領域はアナログ−デジタ
ル機能セル間配線領域とデジタル−デジタル機能セル間
配線領域の２種に分類して配線するとともに、配線層間
のシールドによりアナログ配線とデジタル配線の交差に
よる性能劣化を防ぐことを特徴とし、これにより従来技
術の欠点を解決する。

本発明の第１の発明によるスタンダードセルの一実施例
を第１図に示す。第１図において、■は高感度アナログ
端子、口は低感度アナログ端子、・はデジタル入力端子
、○はデジタル出力端子、Ｐはセルの原点であり、網か
けは分離領域を示す。

スタンダードセルの仕様はアナログ機能セル（第１図（
ａ））とデジタル機能セル（第１図（ｂ））　とで異な
る。アナログ機能セルでは幅の広い２つの電源ＡＶＳＳ
、ＡＶＤＤ配線の他に、１層アルミを用いたアナロググ
ランドＡＧＮＤ配線、基準電圧■ＲＥＦ配線、２つのシ
ールド用アナロググランドＡＧＳＩ、ＡＧＳ２配線を内
蔵している。片側のシールド用アナロググランドＡＧＳ
２配線の下層にはＡＧＳ２の電位を与えた分離領域を形
成している。他のセルの回路と接続するための端子とし
て、ポリシリコンまたは２層アルミを用いた高感度なア
ナログ端子を上側に、低感度なアナログ端子を等価端子
を設けて上下両方に、デジタル端子を下側に引き出して
いる。

一方、デジタル機能セルでは、幅の広い２つの電源ＤＶ
ＳＳ、ＤＶＤＤ配線の他に、１層アルミを用いた２つの
シールド用アナロググランドＡＧＳｌ、ＡＧＳ２配線を
内蔵している。片側のシールド用アナロググランドＡＣ
５ｌ配線の下層には、ＡＧＳＩの電位を与えた分１９ｉ
ｔｌ領域を形成している。

他のセルの回路と接続するための端子として、ポリシリ
コンまたは２層アルミを用いたデジタル入出力端子を、
等価端子を設けて上下両方に引き出している。

この他に、スタンダードセルとして、同−段の電源・グ
ランドを分離したり、アナログ機能の回路ブロックとデ
ジタル機能の回路ブロックを分離するため、セル全体を
分離領域とした分離セルを用意する。

第２図に本発明の第２の発明によるスタンダードセルの
配置の一実施例を示す。同図において、Ａはアナログ機
能セル、ＡＴはアナログ機能セル列、Ｐはセルの原点、
Ｄはデジタル機能セル、ＤＴはデジタル機能セル列、Ｓ
Ｓは分離セルであり、Ｓｌｌ、Ｓ１５．Ｓ１６は低感度
アナログ配線領域、５１２はデジタル配線領域、Ｓ１３
は高感度アナログ配線領域、３１４，３１８はアナログ
配線領域、Ｓ１７はデジタル配線領域、３１９．Ｓ２０
はアナログ−デジタル機能セル間配線領域、Ｓ２１．Ｓ
２２はデジタル−デジタル機能セル間配線領域である。

また、細い点線で示す領域は回路ブロックで、太い点線
は分離領域を示す。第２図は、セルを５段に配置してセ
ルの端子間を配線し、アナログ・デジタル混在ＬＳＩを
実現した例である。本実施例では、セル間配線領域を次
の４通りに分類して、従来技術の欠点を解決している。

アナログ配線領域として ■高感度アナログ配線領域 ■低感度アナログ配線領域 デジタル配線領域として ■アナログーデジタル機能セル間配線領域■デジタル−
デジタル機能セル間配線領域これにより、セル列の上下
の配線領域の組合せは、アナログ配線とデジタル配線が
同一の配線領域に混在しないように考慮すると、次の３
種の基本形に分類できる。

（１）高感度アナログ配線領域と低感度アナログ配線領
域 （２）アナログ配線領域とデジタル配線領域（３）アナ
ログ−デジタル機能セル間配線領域とデジタル−デジタ
ル機能セル間配線領域 （１）はデジタル端子を含まないアナログ機能セル列の
上下のセル間配線領域に適用し、奇数段のセル列と偶数
段のセル列のうち一方を上下反転して配置することによ
り、高感度アナログ端子どうし、低感度アナログ端子ど
うしが互いに向かい合って形成される。この基本形の応
用として、高感度アナログ配ＮｉＡ　９Ｍ域に低感度ア
ナログ配線を混在させてアナログ配線領域とし、配線領
域をアナログ配線領域と低感度アナログ配線領域の２つ
とすることや、低感度アナログ配線領域に高感度アナロ
グ配線を混在させてアナログ配線領域とし、配線領域を
高感度アナログ配線領域とアナログ配線領域の２つとす
ることもできる。

（２）はデジタル端子を含むアナログ機能セル列の上下
のセル間配線領域に適用し、高感度アナログ端子と低感
度アナログ端子からなるアナログ端子どうし、およびデ
ジタル端子どうしが互いに向がい合って形成される。本
発明に用いるアナログスタンダードセルは、低感度アナ
ログ端子がセルの上下両方の辺に等価端子を持つので、
（１）と（２）の両方の配線領域の分類に対応できる。

この基本形の応用として、デジタル配ＭＡ　ＴｉＪｆ域
の配線をアナログ−デジタル機能セル間配線だけとした
り、デジタル−デジタル機能セル間配線だけとすること
もできる。

（３）はデジタル機能セル列の上下のセル間配ＨｐＩ域
に適用し、セルの上下両方の辺の等価端子を利用して、
アナログ機能セルへ向かう配線とデジタル機能セル間の
配線を上下の配線領域に分けることにより形成される。

さらに、アナログ機能セル内のアナログ素子領域と低感
度アナログ配線領域、デジタル配’１ｔｉＡ　ＳＩ域、
およびアナログ−デジタル機能セル間配線領域は、アナ
ログ機能セルに内蔵したシールド用アナロググランドＡ
ＧＳ２配線の下層の分離領域により分離される。また、
デジタル機能セル内のデジタル素子領域とアナログ配線
領域、デジタル−デジタル機能セル間配線領域は、デジ
タル機能セルに内蔵したシールド用アナロググランドＡ
ＧＳ　１配線の下層の分離領域により分離される。この
基本形の応用として、デジタル−デジタル機能セル間配
’ｈ’Ａ　９７１域にアナログ−デジタル機能セル間配
線を混在させてデジタル配線領域とし、配線領域をアナ
ログ−デジタル機能セル間配線領域とデジタル配線領域
の２つとすることもできる。

スタンダードセルがいくつか集まってできた回路ブロッ
クは、１段から２段のセル列から構成されており、２段
のセル列から構成されたブロックでは、上下のセル列で
異なる電源、グランドを使用するのが容易である。また
、ブロック間に分離セルを挿入することにより、セル列
が左右に隣接したブロックに対して異なる電源・グラン
ドを使用できる。同−段に配置したアナログ機能の回路
ブロックのセルとデジタル機能の回路ブロックのセルと
の間や、アナログ機能セル列とその横のデジタル配線領
域の間にも分離セルを挿入することにより、アナログ素
子領域とデジタル素子領域、デジタル配線領域を明確に
分離できる。さらに、上下の段で対向した２つの分離セ
ルを、セル間配線領域を横切って分離領域で上下に接続
し、セル間配線領域の左側をアナログ配線領域、右側を
アナログ−デジタル機能セル間配線領域とし、２つの配
線領域を分離して実現している。

第３図に本発明の第２の発明によるセル間配線の３つの
実施例を示す。スタンダードセルの端子はポリシリコン
または２層アルミなので、セル間配線領域の横方向の配
線を１層アルミとし、縦方向の配線をポリシリコンまた
は２層アルミとすることを基本的な配線層の選び方とす
る。また、他の２層アルミ配線との交差がなく、２層ア
ルミを横方向の配線にも用いることができる場合は、１
層アルミと２層アルミ間のスルーホールを省略して２層
アルミだけで配線する。

第３図（ａ）は配置するスタンダードセル列にデジタル
機能セルがなく、アナログ機能セルがデジタル端子を持
たない場合の例である。高感度アナログ端子■（口は低
感度アナログ端子）を向かい合わせてアナログ機能セル
をセル列ＡＴで示すように２段に配置し、中央のセル間
配線領域を高感度アナログ配線Ｍ域ＨＡ、上下の配線領
域を低感度アナログ配線領域ＬＡとする。低感度アナロ
グ配線領域ＬＡでは低感度アナログ等価端子を用いるこ
とにより、高感度アナログ配線と低感度アナログ配線の
２種を明確に分けて配線でき、高感度アナログ配線と低
感度アナログ配線が交差することはない。アナログ機能
セル列ＡＴを１段に配置したときも同様に、アナログ機
能セルの上下に高感度アナログ配線領域と低感度アナロ
グ配線領域を分けて配線できる。

第３図山）は配置するスタンダードセル列にデジタル機
能セル列がな（、アナログ機能セルにデジタル端子を持
つものがある場合の例である。アナログ機能セルのうち
デジタル端子を持つものを下の段だけに配置し、高感度
アナログ端子間を向がい合わせてセルを２段に配置する
。中央のセル間配線領域をアナログ配線領域ＡＷ、上を
低感度アナログ配線領域ＬＡ、下をデジタル配線領域Ｄ
Ｗとする。、これによりアナログ配線、デジタル配線を
明確に分けて配線できる。デジタル端子○・を持つアナ
ログ機能セルが上下の２段に配置された場合は、上下の
配線領域はいずれもデジタル配線領域とし、中央をアナ
ログ配ｂ’Ａ　９Ｍ域とする。アナログ機能セルを１段
に配置したときも同様にデジタル端子を持つアナログ機
能セルの上下にアナログ配線領域とデジタル配線領域を
分けて配線できる。

第３図（Ｃ）は配置するスタンダードセル列にデジタル
機能セルがあり、アナログ機能セルにデジタル端子を持
つものがある場合の例である。同図において、ＬＡＤは
アナログ−デジタル機能セル間開ｗＡ領域、ＤＴはデジ
タル機能セル列、［、ＤＤはデジタル−デジタル機能セ
ル間配線領域である。

アナログ機能セルは高感度アナログ機能閣を向かい合わ
せて２段に配置し、このうちデジタル端子を持つセルは
２段目のセル列だけに配置する。さらに、デジタル機能
セルはアナログ機能セル列ＡＴの下にデジタル端子側の
セル間配線領域を挟んで１段に配置する。その結果、セ
ル間配線領域は次の４種となる。すなわち、上から１段
目のアナログ機能セル列の低感度アナログ等価端子口間
を配線した低感度アナログ配線領域ＬＡ、上から１段目
と２段目のアナログ機能セル列のアナログ端子間を配線
したアナログ配線領域ＡＷ、２段目のアナログ機能セル
列のデジタル端子と３段目のデジタル機能セル列のデジ
タル端子間を配線したアナログ−デジタル機能セル間配
線領域ＬＡＤ、および３段目のデジタル機能セルのデジ
タル端子間を配線したデジタル−デジタル機能セル間配
ｖＡｆＩＪＩ域ＬＤＤである。アナログ−デジタル機能
セル間配線と、デジタル−デジタル機能セル間配線とを
等価端子を活用して３段目のデジタル機能セル列ＤＴの
上下に分けることにより、アナログ素子に直接接続され
るアナログ−デジタル機能セル間配線の交差数、配線長
が減少し、雑音、配線遅延の各特性が向上する。また、
等側端子はアナログ機能セルの低感度アナログ端子口に
も存在し、セル列を上下に通過する配線としてこれを使
用し、セル列の上下の配線を接続することができる。

なお、第３図において、Ｗｉｔはポリシリコン配線、Ｗ
１２は１層アルミ配線、Ｗ１３は２層アルミ配線である
。

第４図に本発明によるセル端子と電源・グランドの接続
方法の一実施例を示す。第４図（ａ）はアナログ機能セ
ルの端子についての例であり、第４図Ｔｂｌはデジタル
機能セルの端子についての例である。

従来のスタンダードセルを用いたレイアウトの方法では
、アナロググランド配線、基準電圧配線、シールド電位
供給配線をセル間の通常の配線と混在させていた。本発
明に用いるアナログスタンダードセルでは、電源配線の
他に、アナロググランド配線ＡＧＮＤ、基準電圧配線Ｖ
ＲＥＦ、２つのシールド用アナロググランド配線ＡＧＳ
Ｉ、ＡＧＳ２をセルに内蔵している。このため、アナロ
ググランド電位、基準電圧、シールド電位を供給するた
めの配線をセル間の通常の配線に混在させる必要がない
。さらに、セル端子との接続もセルの上下に配線を引き
回してからスルーホールを形成する必要がなく、セルの
上下の縁までのびた端子（ポリシリコンまたは２層アル
ミ）と接続したい電源・グランド配線（１層アルミ）の
交点にスルーホールＴＨ１，ＴＨ２を生成するだけでよ
い。

この方法によれば、使用しないアナログ端子にシールド
用アナロググランド電位を与えたり、使用しないデジタ
ル入力端子に電源電圧を供給して、使用しない回路から
の雑音等の影響を防止する空き端子処理も容易に可能で
ある。また、スタンダードセル内に抵抗、容量などをア
レイ状に配置し、相互の接続配線をスルーホールで選択
し、抵抗値、容量値を切り換えるプログラマブル抵抗、
容量セルも容易に実現できる。

なお、第４図において、Ｗｉｔはポリシリコン配線、Ｗ
１３は２層アルミ配線である。

第５図に配線シールドの一例を示す、従来のスタンダー
ドセルを用いたレイアウトの方法では、高感度アナログ
配線の下層やアナログ配線の交差ニ対して、クロストー
クを防止するための特別゛な配慮はされていなかった。

本発明によるレイアウトの一実施例では、配線領域の分
は方を４種類とすることでアナログ配線の交差を最小化
し、さらに、どうしても避けられない交差に対しては、
配線シールドを用い、クロストーク等による性能劣化を
抑圧している。

第５図（ａｌは高感度アナログ配線シールドの例である
。アナログ配線領域中の高感度アナログ配線に沿って、
その下層にシールド用アナロググランド電位を与えたポ
リシリコン層を敷き、基板を介して高感度アナログ配線
に混入する雑音をシールドする。

第５図（ｂ）はデジタル配線領域中のアナログ配線ＡＷ
Ｉシールドの例である。配線長を短くするためやむおえ
ずデジタル配線領域を通過させたアナログ配線に対して
、１層アルミのデジタル配線の一部をポリシリコンに変
更し、２層アルミのアナログ配線との眉間にシールド用
アナロググランド電位を供給した１層アルミを挟む、こ
れにより、交差によるデジタル配線からアナログ配線へ
の雑音混入を抑圧できる。

第５図（Ｃ）はアナログ配線領域中のデジタル配線ＤＷ
Ｉシールドの例である。迂回経路がないためやむをえず
アナログ配線領域を通過させたデジタル配線に対して、
１層アルミのアナログ配線の一部を２層アルミに変更し
、さらに、２層アルミのデジタル配線の一部をポリシリ
コンに変更して交差部をシールド用アナロググランド電
位を与えた１層アルミでシールドする。これにより、交
差によるデジタル配線からアナログ配線への雑音の混入
を抑圧できる。

なお、第５図において、第３図、第４図と同−部分又は
相当部分には同一符号が付してあり、ＳＰＳはシールド
用ポリシリコン、ＳＡＪ　１はシールド用１層アルミ、
Ｔｌはデジタル端子、Ｔ２はアドレス端子である。

第５図（ａ）〜（Ｃ１の配線シールドにおいて、シール
ド用のポリシリコン、１層アルミへのアナロググランド
電位の供給は、アナログスタンダードセル内部のシール
ド用アナロググランド配線ＡＧＳ　ＩＡＧＳ２から行な
う。

〔発明の効果〕

以上説明したことから、本発明は次に示す利点を有する
。

（１）アナログ機能セルでは、低感度アナログ端子をセ
ルの上下両方の辺に引き出しているため、セル列にデジ
タル端子を含むか否かで、高感度アナログ配線領域と低
感度アナログ配線領域を分けて構成するか、アナログ配
線領域とデジタル配線領域とを分けて構成するか、ある
いは両方の分は方の混合とするかのいずれかを選択する
ことができる。このため、低感度アナログ端子、高感度
アナログ端子からのアナログ配線とデジタル端子からの
デジタル配線が交差することがほとんどなく、デジタル
信号とアナログ信号のクロストークが生じにくい。

（２）デジタル機能セルでは、デジタル端子をセルの上
下両方の辺に引き出しているため、デジタル機能セル間
のデジタル配線とアナログ素子に直接接続されるアナロ
グ機能セル−デジタル機能セル間のデジタル配線を、そ
れぞれデジタル−デジタル機能セル間配線領域とアナロ
グ−デジタル機能セル間配線領域に分けて配線できる。

このため、各配線領域での配線数が減り、交差数、配線
長が減少して、デジタル機能セルとアナログ機能セルの
間のデジタル配線信号の雑音、クロストーク、遅延の各
特性が向上する。

（３）アナログ機能セルの低感度アナログ端子、デジタ
ル機能セルのデジタル端子は、セルの上下両方の辺に引
き出されており、配線の接続方向が上下どちらであって
も配線の迂回を生じないので、配線の交差数と配線長を
小さくできる。また、セルの上下の等価端子がセル内で
接続されていることを利用して、これをセル列の上下通
過線としても使用できる。したがって、通過配線のため
にセルの間を空ける必要がな（、小面積で配線長の短い
レイアウト設計ができる。

（４）スタンダードセルに２つの電源配線の他、さらに
アナロググランド配線、基準電圧配線、シールド用アナ
ロググランド配線を内蔵しており、これらの配線の幅を
セル間配線の幅より広くして低抵抗化を図ることが容易
である。また、セルの端子をアナロググランド、基準電
圧、シールド用アナロググランド配線に接続するとき、
これらの配線とセル端子の交点で接続すればよいので、
配線を短くできる。

（５）アナログ機能のスタンダードセルのシールド用ア
ナロググランド配線の下層に分離領域を形成すれば、低
感度アナログ配線領域、デジタル配線領域およびアナロ
グ−デジタル機能セル間開′１ＩＡｊｌ域の雑音がアナ
ログ機能セル内に混入することが抑圧される。また、デ
ジタル機能のスタンダードセルのシールド用アナロググ
ランド配線の下層に同様な分離領域を形成すれば、デジ
タル機能セルの雑音がアナログ配線領域に混入すること
も抑圧される。

（６）ブロック間に分離セルを挿入することにより、セ
ル列が左右に隣接したブロックで異なる電源・グランド
を使用できる。

（７）同一のセル段にアナログ機能の回路ブロックとデ
ジタル機能の回路ブロックの両方が隣接して存在しても
、それらのブロックの間に分離セルを挿入することで、
デジタル機能の回路ブロックの雑音がアナログ機能の回
路ブロックに混入することを防止している。また、アナ
ログ機能セル列の横をデジタル配線が通過するときや、
デジタル機能セル列の横をアナログ配線が通過するとき
も、セル列の端に分離セルを挿入することにより、デジ
タル機能セルやデジタル配線からの雑音がアナログ配線
やアナログ機能セルに混へすることを防止している。さ
らに、上下の段で対向した２つの分離セルの間を分離領
域で接続することにより、アナログ配線領域とデジタル
配線領域を左右に分離したセル間配′ａ領域を実現でき
る。

（８）回路ブロックのセル列は１段だけでなく２段にす
ることもできるので、セル横幅の寸法が増大したり、セ
ル数が多くなっても、回路ブロック内のセル間配線長を
小さくおさえられる。また、回路ブロック内に複数種類
の電源、グランドを使用しても、電源配線の取り出しが
容易である。

（９）アナログ配線とデジタル配線の交差を生じても、
両配線層間にシールド層を設けることができるので、ア
ナログ配線に混入するデジタル雑音の抑圧が可能である
。また、デジタル配線を迂回させる必要がないので、配
線長を短くできる。

Ｑｌセル間配線領域の配線の並び順の制約が全くないの
で、プログラム処理による自動化が容易である。

αＤアナログ素子とデジタル配線間のシールドをシール
ド専用のアナロググランド配線を用いて実現できるので
、基準電圧線、アナロググランド配線にデジタル雑音が
混入せず、これらの電圧が安定である。

以上のことから、アナログ回路の歪率、Ｓ／Ｎ、信号帯
域、信号のダイナミックレンジなどの性能が著しく向上
し、本発明を用いればスタンダードセル方式の設計によ
る高性能なアナログ・デジタル混在ＬＳＩが容易に実現
できる。

【図面の簡単な説明】

第１図は本発明の第１の発明によるスタンダードセルの
実施例を示す構成図、第２図は本発明の第２の発明によ
るスタンダードセルの配置と配線の実施例を示す構成図
、第３図はスタンダードセルの配置と配線の他の実施例
を示す説明図、第４図はセル端子と電源・グランドの接
続例を示す接続図、第５図は配線シールドの一例を示す
接続図、第６図は従来のスタンダードセルを示す構成図
、第７図は従来のスタンダードセルの配置と配線を示す
構成図、第８図は従来のスタンダードセル間の配線を示
す接続図である。 ＡＶＳＳ、ＡＶＤＤ−７すｌ：ｌグミ源、ＡＧＮＤ・・
・アナロググランド、ＶＲＥＦ・・・基準電圧源、ＡＧ
ＳＩ、ＡＧＳ・・・シールド用アナロググランド、ＤＶ
ＳＳ、ＤＶＤＤ・・・デジタル電源、Ａ・・・アナログ
機能セル、ＡＴ・・・アナログ機能セル列、Ｐ・・・セ
ルの原点、Ｄ・・・デジタル機能セル、ＤＴ・・・デジ
タル機能セル列、ＳＳ・・・分離セル、Ｓ１１．５１５
Ｓ１６・・・低感度アナログ配線領域、Ｓ１２・・・デ
ジタル配線領域、Ｓ１３・・・高感度アナログ配線領域
、Ｓ１４．Ｓ１８・・・アナログ配線領域、Ｓ１７・・
・デジタル配線領域、Ｓ１９．Ｓ２０・・・アナログ−
デジタル機能セル間配線領域、３２１．Ｓ２２・・・デ
ジタル−デジタル機能セル間配線領域。

Claims (2)

【特許請求の範囲】
1. （１）アナログ回路とデジタル回路が混在するアナログ
   ・デジタル混在ＬＳＩにおいて、アナログ機能セルとデ
   ジタル機能セルと分離セルとを備え、アナログ機能セル
   はシールド用アナロググランド配線領域とアナロググラ
   ンド配線領域と基準電圧配線領域とアナログ電源配線領
   域と上下いずれか一方に設けた高感度アナログ端子と同
   じく上下いずれか一方に設けたデジタル端子と上下両方
   に設けた低感度アナログ端子とを有し、デジタル機能セ
   ルはシールド用アナロググランド配線領域と予備配線領
   域とデジタル電源配線領域と上下両方に設けたデジタル
   端子とを有し、分離セルはシールド用アナロググランド
   配線領域とアナロググランド配線領域と基準電圧配線領
   域とアナログ電源配線領域とを有することを特徴とする
   アナログ・デジタル混在ＬＳＩ。
2. （２）アナログ回路とデジタル回路が混在するアナログ
   ・デジタル混在ＬＳＩにおいて、複数のアナログ機能セ
   ルから成るアナログ機能セル列および複数のデジタル機
   能セルから成るデジタル機能セル列のうちのいずれか又
   は両方の機能セル列で構成したセル段を複数備え、 アナログ機能セルはシールド用アナロググランド配線領
   域とアナロググランド配線領域と基準電圧配線領域とア
   ナログ電源配線領域と上下いずれか一方に設けた高感度
   アナログ端子と同じく上下いずれか一方に設けたデジタ
   ル端子と上下両方に設けた低感度アナログ端子とを有し
   、デジタル機能セルはシールド用アナロググランド配線
   領域と予備配線領域とデジタル電源配線領域と上下両方
   に設けたデジタル端子とを有し、分離セルはシールド用
   アナロググランド配線領域とアナロググランド配線領域
   と基準電圧配線領域とアナログ電源配線領域とを有し、 アナログ機能セルの高感度アナログ端子どうしを接続す
   る高感度アナログ配線領域、アナログ機能セルの低感度
   アナログ端子どうしを接続する低感度アナログ配線領域
   、前記高感度アナログ配線領域と低感度アナログ配線領
   域が混在するアナログ配線領域、アナログ機能セルのデ
   ジタル端子とデジタル機能セルのデジタル端子を接続す
   るアナログ−デジタルセル間配線領域、デジタル機能セ
   ルのデジタル端子どうしを接続するデジタル−デジタル
   セル間配線領域および前記アナログ−デジタルセル間配
   線領域とデジタル−デジタルセル間配線領域が混在する
   デジタル配線領域のうちのいずれか１つ以上でもって前
   記セル段間の配線領域を構成し、 分離セルはデジタル配線領域、アナログ−デジタルセル
   間配線領域およびデジタル−デジタルセル間配線領域の
   いずれかとアドレス配線領域との境界部分の上下のセル
   列に隣接して配設され、前記高感度アナログ配線領域、
   低感度アナログ配線領域、アナログ配線領域はアナログ
   機能セル列どうし間の配線領域を構成し、前記アナログ
   −デジタルセル間配線領域はアナログ機能セル列とデジ
   タル機能セル列との間の配線領域を構成し、前記デジタ
   ル−デジタルセル間配線領域はデジタル機能セル列どう
   し間の配線領域を構成し、前記デジタル配線領域はアナ
   ログ機能セル列のデジタル端子だけを接続する配線領域
   を構成したことを特徴とするアナログ・デジタル混在Ｌ
   ＳＩ。