JPH0225070A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH0225070A JPH0225070A JP63173706A JP17370688A JPH0225070A JP H0225070 A JPH0225070 A JP H0225070A JP 63173706 A JP63173706 A JP 63173706A JP 17370688 A JP17370688 A JP 17370688A JP H0225070 A JPH0225070 A JP H0225070A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- wiring
- cell
- line
- ground
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、半導体集積回路装置に係わり、特に敷き詰め
型ゲートアレイ方式による設計において使用するＲＯＭ
、ＲＡＭ等の機能ブロックの構造の改良をはかった半導
体集積回路装置に関する。
型ゲートアレイ方式による設計において使用するＲＯＭ
、ＲＡＭ等の機能ブロックの構造の改良をはかった半導
体集積回路装置に関する。
（従来の技術）
ＬＳＩ集積回路装置において、マスターチップ上に配線
領域を予め確保せずに、チップ全面にトランジスタを敷
き詰めて構成したゲートアレイチップがある。この敷き
詰め型ゲートアレイは、通常タイプのゲートアレイ、つ
まり配線領域を予め確保したゲートアレイに比べて、 （１）ゲートアレイのチップ全体が、有効に利用される
。
領域を予め確保せずに、チップ全面にトランジスタを敷
き詰めて構成したゲートアレイチップがある。この敷き
詰め型ゲートアレイは、通常タイプのゲートアレイ、つ
まり配線領域を予め確保したゲートアレイに比べて、 （１）ゲートアレイのチップ全体が、有効に利用される
。
（２）ＲＡＭ、ＲＯＭ、ＰＬＡ等の機能ブロックを、高
密度にレイアウトできる。
密度にレイアウトできる。
という利点がある。
その理由について、以下に簡単に述べる。敷き詰め型の
ゲートアレイは、回路結線段階で、配線領域とマクロセ
ル（以下単にセルと呼ぶ）領域との面積比を任意に（あ
る離散的な値で）選択できる。このため、この種のゲー
トアレイチップは、レイアウトする回路に応じて、配線
領域とセル領域との面積比を選択できる。即ち、セル数
の割に配線の少ない回路ではセル領域が大きくとられ、
逆にセル数の割に配線の多い回路では配線領域が大きく
取られる。このように、ゲートアレイのチップ全体が有
効に利用される。
ゲートアレイは、回路結線段階で、配線領域とマクロセ
ル（以下単にセルと呼ぶ）領域との面積比を任意に（あ
る離散的な値で）選択できる。このため、この種のゲー
トアレイチップは、レイアウトする回路に応じて、配線
領域とセル領域との面積比を選択できる。即ち、セル数
の割に配線の少ない回路ではセル領域が大きくとられ、
逆にセル数の割に配線の多い回路では配線領域が大きく
取られる。このように、ゲートアレイのチップ全体が有
効に利用される。
配線領域を予め確保したゲートアレイチップでは、トラ
ンジスタはセル領域にしか存在しないので、高密度のＲ
ＯＭ、ＲＡＭ、ＰＬＡ等の機能ブロックを実現すること
ができない。しかし、敷き詰め型ゲートアレイでは、ト
ランジスタが２次元的に隙間なく配置されているので、
これらの機能ブロックを高密度に構成できる。
ンジスタはセル領域にしか存在しないので、高密度のＲ
ＯＭ、ＲＡＭ、ＰＬＡ等の機能ブロックを実現すること
ができない。しかし、敷き詰め型ゲートアレイでは、ト
ランジスタが２次元的に隙間なく配置されているので、
これらの機能ブロックを高密度に構成できる。
以上述べたような敷き詰め型ゲートアレイにおいて、機
能ブロックが混在する回路のレイアウトにおける電源の
供給方法について説明する。一般のセルは、全てその内
部に共通に電源線とグランド線が設けられる。従って、
セル列を構成してレイアウトする方式においては、セル
列内の全てのセルの電源線及びグランド線は配置と同時
に接続される。そして、機能ブロックが混在しないとき
、各セル列内の電源線とグランド線をそのまま周辺入出
力回路の電源とグランドまで延長することにより、全て
のセルに電源線とグランド線が供給される。
能ブロックが混在する回路のレイアウトにおける電源の
供給方法について説明する。一般のセルは、全てその内
部に共通に電源線とグランド線が設けられる。従って、
セル列を構成してレイアウトする方式においては、セル
列内の全てのセルの電源線及びグランド線は配置と同時
に接続される。そして、機能ブロックが混在しないとき
、各セル列内の電源線とグランド線をそのまま周辺入出
力回路の電源とグランドまで延長することにより、全て
のセルに電源線とグランド線が供給される。
しかし、機能ブロックが混在するとき、セル列から延長
された電源線及びグランド線の配線は、機能ブロックと
ぶつかり周辺入出力回路まで到達できない場合が起こる
。ところで、一般に機能ブロックを設計するとき、該ブ
ロックの電源線及びグランド線はブロックの周辺部に周
りを囲むように敷設される。このように設計された機能
ブロックが混在するときは、セル列から延長された電源
線及びグランド線の配線が機能ブロックとぶつかっても
、電源線及びグランド線を一旦機能ブロックの周辺の電
源線及びグランド線に接続し、そして機能ブロック周辺
の電源線及びグランド線を周辺入出力回路に接続すれば
よい。
された電源線及びグランド線の配線は、機能ブロックと
ぶつかり周辺入出力回路まで到達できない場合が起こる
。ところで、一般に機能ブロックを設計するとき、該ブ
ロックの電源線及びグランド線はブロックの周辺部に周
りを囲むように敷設される。このように設計された機能
ブロックが混在するときは、セル列から延長された電源
線及びグランド線の配線が機能ブロックとぶつかっても
、電源線及びグランド線を一旦機能ブロックの周辺の電
源線及びグランド線に接続し、そして機能ブロック周辺
の電源線及びグランド線を周辺入出力回路に接続すれば
よい。
ところで、従来の機能ブロックにおける一般信号端子は
、自由な位置に設けられていた。そのため、上で述べた
ような電源線及びグランド線の配線を行う場合、機能ブ
ロックの一般信号端子を避ける必要がある。従って、機
能ブロックの一般信号端子がセル列から延長された電源
線及びグランド線の配線と同じライン上にある場合、そ
の経路は直線で結べなくなる。このため、配線が複雑に
なり、しかもクランク配線のために余分な配線領域が使
われることにより、一般信号線の配線領域を減少させる
結果となっていた。
、自由な位置に設けられていた。そのため、上で述べた
ような電源線及びグランド線の配線を行う場合、機能ブ
ロックの一般信号端子を避ける必要がある。従って、機
能ブロックの一般信号端子がセル列から延長された電源
線及びグランド線の配線と同じライン上にある場合、そ
の経路は直線で結べなくなる。このため、配線が複雑に
なり、しかもクランク配線のために余分な配線領域が使
われることにより、一般信号線の配線領域を減少させる
結果となっていた。
第６図は従来方式による電源線及びグランド線の配線結
果を示す模式図であり、図中６１はセル列、６２は機能
ブロック、６３は周辺入出力回路ブロック、６４はグラ
ンド線、６５は電源線、６６は機能ブロック内の電源線
、６７は機能ブロック内のグランド線、６８はグランド
の供給配線、６９は電源の供給配線である。この図にお
いて、機能ブロック６２の上辺に一般信号端子ｔ４＋ｔ
５＋ ｊ６＋ ｉ７が存在する。それらの端子位置
は、セルの電源線又はグランド線の延長上にある。
果を示す模式図であり、図中６１はセル列、６２は機能
ブロック、６３は周辺入出力回路ブロック、６４はグラ
ンド線、６５は電源線、６６は機能ブロック内の電源線
、６７は機能ブロック内のグランド線、６８はグランド
の供給配線、６９は電源の供給配線である。この図にお
いて、機能ブロック６２の上辺に一般信号端子ｔ４＋ｔ
５＋ ｊ６＋ ｉ７が存在する。それらの端子位置
は、セルの電源線又はグランド線の延長上にある。
従って、第１セル列〜第３セル列内の電源線及びグラン
ド配線を延長して、機能ブロック６２と接続するとき、
一般信号線とショートしないようにそれを避ける必要が
ある。そのため、配線をクランクさせ機能ブロック内の
電源線及びグランド線と接続している。このような電源
線及びグランド線の配線は、配線長が増すのみならず、
クランク部配線により配線領域が余分に使用され、一般
信号配線の結線率の低下を招くことになる。
ド配線を延長して、機能ブロック６２と接続するとき、
一般信号線とショートしないようにそれを避ける必要が
ある。そのため、配線をクランクさせ機能ブロック内の
電源線及びグランド線と接続している。このような電源
線及びグランド線の配線は、配線長が増すのみならず、
クランク部配線により配線領域が余分に使用され、一般
信号配線の結線率の低下を招くことになる。
（発明が解決しようとする課題）
このように従来、機能ブロックが混在する回路の設計で
は、セル列の電源線及びグランド線と機能ブロックとの
接続に問題があり、配線をクランクさせることによる配
線領域の増大、一般信号配線の結線率の低下を招く問題
があった。
は、セル列の電源線及びグランド線と機能ブロックとの
接続に問題があり、配線をクランクさせることによる配
線領域の増大、一般信号配線の結線率の低下を招く問題
があった。
本発明は、上記事情を考慮してなされたもので、その目
的とするところは、チップ全体の電源線及びグランド線
の配線を容易に行うことができ、電源線及びグランド線
の配線が余分な領域を占めることなく、一般信号線の配
線をやり易くすることができ、結線率の向上をはかり得
る半導体集積回路装置を提供することにある。
的とするところは、チップ全体の電源線及びグランド線
の配線を容易に行うことができ、電源線及びグランド線
の配線が余分な領域を占めることなく、一般信号線の配
線をやり易くすることができ、結線率の向上をはかり得
る半導体集積回路装置を提供することにある。
［発明の構成］
（課題を解決するための手段）
本発明の骨子は、セル列内の電源線及びグランド線が存
在する位置、さらに基本セルの大きさを単位とする繰り
返しの位置に、機能ブロックの一般信号端子を設けない
ことにある。
在する位置、さらに基本セルの大きさを単位とする繰り
返しの位置に、機能ブロックの一般信号端子を設けない
ことにある。
即ち本発明は、基本セルを２次元的に敷き詰めて形成さ
れたマスターチップ上に、該基本セルを複数個用いて構
成された機能ブロックを混在させてレイアウトする半導
体集積回路装置において、前記機能ブロックを構成する
基本セル以外の基本セルからなる複数のセル列では、同
一のセル列において電源線及びグランド線を各基本セル
を貫通して直線状に（グリッド上に）配置し、前記機能
ブロックの周辺部に形成すべき電源線及びグランド線以
外の一般信号端子を、前記セル列の電源線及びグランド
線に対応する位置を除く位置に（セル列の電源線及びグ
ランド線が通るグリッドに相当するグリッドとは別のグ
リッド上に）配置するようにしたものである。
れたマスターチップ上に、該基本セルを複数個用いて構
成された機能ブロックを混在させてレイアウトする半導
体集積回路装置において、前記機能ブロックを構成する
基本セル以外の基本セルからなる複数のセル列では、同
一のセル列において電源線及びグランド線を各基本セル
を貫通して直線状に（グリッド上に）配置し、前記機能
ブロックの周辺部に形成すべき電源線及びグランド線以
外の一般信号端子を、前記セル列の電源線及びグランド
線に対応する位置を除く位置に（セル列の電源線及びグ
ランド線が通るグリッドに相当するグリッドとは別のグ
リッド上に）配置するようにしたものである。
（作 用）
本発明によれば、セル列の電源線及びグランド線が機能
ブロックと接する位置においては、機能ブロックの一般
信号端子はないので、電源線及びグランド線をそのまま
延長して機能ブロックの周辺に設けた電源線及びグラン
ド線に接続することができる。従って、機能ブロック周
辺の信号端子の存在によりセル列からの電源線及びグラ
ンド線を迂回する必要がなくなり、電源線及びグランド
線の配置が容易になると共に、一般信号線の配線領域の
低減を避けることが可能となる。
ブロックと接する位置においては、機能ブロックの一般
信号端子はないので、電源線及びグランド線をそのまま
延長して機能ブロックの周辺に設けた電源線及びグラン
ド線に接続することができる。従って、機能ブロック周
辺の信号端子の存在によりセル列からの電源線及びグラ
ンド線を迂回する必要がなくなり、電源線及びグランド
線の配置が容易になると共に、一般信号線の配線領域の
低減を避けることが可能となる。
（実施例）
以下、本発明の詳細を図示の実施例によって説明する。
第１図は、本発明に従って設計された機能ブロックが混
在する回路のレイアウト結果を示す模式図である。図中
１１は基本セルを１列に並べて（以下セルは縦方向に並
べるものとして説明する）構成されたセル列、１２は複
数の基本セルを組み合わせて構成された機能ブロック、
１３は周辺入出力回路ブロック、１４．１５はチップ周
辺をリング状に取り囲む電源線及びグランド線、１６゜
１７は機能ブロック１２内にある電源線及びグランド線
、１８．１９はリング状の配線１４．１５からセル列１
１及び機能ブロック１２に電源とグランドを供給する配
線である。また、周辺の電源及びグランドのリング状配
線１４．１５には、図示しない入出力パッドを通してチ
ップ外部から電源とグランド信号が供給される。
在する回路のレイアウト結果を示す模式図である。図中
１１は基本セルを１列に並べて（以下セルは縦方向に並
べるものとして説明する）構成されたセル列、１２は複
数の基本セルを組み合わせて構成された機能ブロック、
１３は周辺入出力回路ブロック、１４．１５はチップ周
辺をリング状に取り囲む電源線及びグランド線、１６゜
１７は機能ブロック１２内にある電源線及びグランド線
、１８．１９はリング状の配線１４．１５からセル列１
１及び機能ブロック１２に電源とグランドを供給する配
線である。また、周辺の電源及びグランドのリング状配
線１４．１５には、図示しない入出力パッドを通してチ
ップ外部から電源とグランド信号が供給される。
各セルへの電源及びグランドの供給は、次のようにして
行う。まず、全てのセルは第２図に示す如く電源線２１
とグランド線２２を同一位置に共通に持って設計されて
いる。従って、同一セル列内のセル同士は、配置される
と同時に電源線２１とグランド線２２が共有されて、結
ばれている（セルが隣接していないときには、その間を
補う電源とグランドの配線を行えばよい）。次いで、セ
ル列の電源線２１とグランド線２２が周辺の電源及びグ
ランドのリング状配線１４．１５と結ばれる。このとき
、セル列からの電源線及びグランド線が機能ブロック１
２とぶつかり周辺のリング状配線１４．１５と直接配線
できないことが起こる（例えば、第１図において第１〜
第３セル列）。
行う。まず、全てのセルは第２図に示す如く電源線２１
とグランド線２２を同一位置に共通に持って設計されて
いる。従って、同一セル列内のセル同士は、配置される
と同時に電源線２１とグランド線２２が共有されて、結
ばれている（セルが隣接していないときには、その間を
補う電源とグランドの配線を行えばよい）。次いで、セ
ル列の電源線２１とグランド線２２が周辺の電源及びグ
ランドのリング状配線１４．１５と結ばれる。このとき
、セル列からの電源線及びグランド線が機能ブロック１
２とぶつかり周辺のリング状配線１４．１５と直接配線
できないことが起こる（例えば、第１図において第１〜
第３セル列）。
この場合、−旦セル列の電源線２１及びグランド線２２
と機能ブロック１２の周辺の電源線１７及びグランド線
１６とを配線１８により接続し、機能ブロック１２の電
源線１７及びグランド線１６を周辺リング状配線１４．
１−５に接続すればセル列及び機能ブロック１２に電源
及びグランドが供給される。
と機能ブロック１２の周辺の電源線１７及びグランド線
１６とを配線１８により接続し、機能ブロック１２の電
源線１７及びグランド線１６を周辺リング状配線１４．
１−５に接続すればセル列及び機能ブロック１２に電源
及びグランドが供給される。
次に、敷き詰め型ゲートアレイのマスターチップ、その
上に配置されるセル及び本発明による機能ブロックの一
例を説明する。第３図は敷き詰め型ゲートアレイのマス
ターチップを示す平面図である。図１３１はチップの中
央部に設けられた基本ゲートのマトリックスを示し、３
２は周辺入出力回路セル列を示している。
上に配置されるセル及び本発明による機能ブロックの一
例を説明する。第３図は敷き詰め型ゲートアレイのマス
ターチップを示す平面図である。図１３１はチップの中
央部に設けられた基本ゲートのマトリックスを示し、３
２は周辺入出力回路セル列を示している。
第４図（ａ）は各セルの配線グリッドを示し、Ｇ、、Ｇ
２．−、Ｇ ｉ、−Ｇ ｊ、−・−、Ｇｎは配線グリッ
ドを表わしている。そして、全てのセルは第３図の基本
ゲート３１を１つ又は複数個用いて構成され、しかも各
セル共通にグリッドＧｉ。
２．−、Ｇ ｉ、−Ｇ ｊ、−・−、Ｇｎは配線グリッ
ドを表わしている。そして、全てのセルは第３図の基本
ゲート３１を１つ又は複数個用いて構成され、しかも各
セル共通にグリッドＧｉ。
Ｇｊの位置に電源線又はグランド線を持って設計されて
いる。その様子を第４図（ｂ）に示す。同図において、
４１．４２は電源線又はグランド線をｉ ｊ ５２ 示している。
いる。その様子を第４図（ｂ）に示す。同図において、
４１．４２は電源線又はグランド線をｉ ｊ ５２ 示している。
第５図はセルと機能ブロックの構成を示す図である。セ
ル列は第５図（ｂ）に示すように基本セル５２を上下に
組み合わせて作られ、グリッドＧｉとＧｊに電源線又は
グランド線の配線５３を持つ。
ル列は第５図（ｂ）に示すように基本セル５２を上下に
組み合わせて作られ、グリッドＧｉとＧｊに電源線又は
グランド線の配線５３を持つ。
機能ブロックは第５図（ａ）に示すように基本セル５２
を上下左右に積み重ねて構成されている。機能ブロック
内の電源線及びグランド線はその外周部をリング状に囲
んで構成する。また、電源端子等の端子は定義しないも
のとし、機能ブロックへの電源配線等は上記リング状の
任意の点に接続できるものとする。そして、機能ブロッ
クの一般信号用の端子はブロックの４辺上に定義できる
ものとする。しかし、端子位置について、次の制約を設
けるものとする。
を上下左右に積み重ねて構成されている。機能ブロック
内の電源線及びグランド線はその外周部をリング状に囲
んで構成する。また、電源端子等の端子は定義しないも
のとし、機能ブロックへの電源配線等は上記リング状の
任意の点に接続できるものとする。そして、機能ブロッ
クの一般信号用の端子はブロックの４辺上に定義できる
ものとする。しかし、端子位置について、次の制約を設
けるものとする。
“機能ブロックの上下辺の一般信号
端子は、基本セルのグリッドＧｉ
及びＧｊの位置には設定しない。
また、端子を定義することを禁止した位置を第５図（ａ
）に５１で示す。
）に５１で示す。
以上述べた方式によってセル列と機能ブロックが設計さ
れていると、敷き詰め型ゲートアレイにおいてそれらを
混在させてレイアウトする場合に、電源線及びグランド
線の配線を効率的に行うことができる。即ち、セル列と
機能ブロックの電源線及びグランド線の配線を行うとき
に・、セル列内の電源線及びグランド線は機能ブロック
の一般信号端子の存在を意識することなく、直線配線で
接続することができる。この方式によってレイアウトし
た結果が前記第１図である。同図において、機能ブロッ
ク１２の上辺に一般信号用端子ｔ４ｒｉ５ ＋ ｉ６
＋ ｔ７が存在するが、これらの端子は電源及びグ
ランド配線１８．１９を直線で行うことを妨げていない
。
れていると、敷き詰め型ゲートアレイにおいてそれらを
混在させてレイアウトする場合に、電源線及びグランド
線の配線を効率的に行うことができる。即ち、セル列と
機能ブロックの電源線及びグランド線の配線を行うとき
に・、セル列内の電源線及びグランド線は機能ブロック
の一般信号端子の存在を意識することなく、直線配線で
接続することができる。この方式によってレイアウトし
た結果が前記第１図である。同図において、機能ブロッ
ク１２の上辺に一般信号用端子ｔ４ｒｉ５ ＋ ｉ６
＋ ｔ７が存在するが、これらの端子は電源及びグ
ランド配線１８．１９を直線で行うことを妨げていない
。
［発明の効果］
以上詳述したように本発明によれば、セル列内の電源線
及びグランド線が存在する位置、さらに基本セルの大き
さを単位とする繰り返しの位置に、機能ブロックの一般
信号端子を設けないようにしているので、チップ全体の
電源及びグランド配線を容易に行うことができる。さら
に、電源及びグランドの配線が余分な領域を占めないた
め、一般信号線の配線がやり易くなり、結線率が上がる
半導体集積回路装置を実現することができる。
及びグランド線が存在する位置、さらに基本セルの大き
さを単位とする繰り返しの位置に、機能ブロックの一般
信号端子を設けないようにしているので、チップ全体の
電源及びグランド配線を容易に行うことができる。さら
に、電源及びグランドの配線が余分な領域を占めないた
め、一般信号線の配線がやり易くなり、結線率が上がる
半導体集積回路装置を実現することができる。
第１図は本発明に従って設計された機能ブロックが混在
する回路のレイアウト結果を示す図、第２図はセル内め
電源線及びグランド線を示す図、第３図は敷き詰め型ゲ
ートアレイのマスターチップを示す図、第４図はセルの
電源線及びグランド線の存在するグリッドを示す図、第
５図はセルの構成及び機能ブロックの構成を示す図、第
６図は第１図に対応する従来方式による電源及びグラン
ドの配線結果を示す図である。 １１・・・セル列、１２・・・機能ブロック、１３゜３
２・・・周辺入出力回路ブロック、１４．１５・・・周
辺電源線又はグランド線、１６．１７，５４゜５５・・
・機能ブロック内の電源線又はグランド線、１８．１９
・・・セル列及び機能ブロックへの電源又はグランド供
給配線、２１，２２，４１゜・・・セルの電源線又はグ
ラ ン ド線、 ・・・基本セル、 １・・・一般信号端子を 定義することを禁止した位置。
する回路のレイアウト結果を示す図、第２図はセル内め
電源線及びグランド線を示す図、第３図は敷き詰め型ゲ
ートアレイのマスターチップを示す図、第４図はセルの
電源線及びグランド線の存在するグリッドを示す図、第
５図はセルの構成及び機能ブロックの構成を示す図、第
６図は第１図に対応する従来方式による電源及びグラン
ドの配線結果を示す図である。 １１・・・セル列、１２・・・機能ブロック、１３゜３
２・・・周辺入出力回路ブロック、１４．１５・・・周
辺電源線又はグランド線、１６．１７，５４゜５５・・
・機能ブロック内の電源線又はグランド線、１８．１９
・・・セル列及び機能ブロックへの電源又はグランド供
給配線、２１，２２，４１゜・・・セルの電源線又はグ
ラ ン ド線、 ・・・基本セル、 １・・・一般信号端子を 定義することを禁止した位置。
Claims (2)
- （１）基本セルを２次元的に敷き詰めて形成されたマス
ターチップ上に、該基本セルを複数個用いて構成された
機能ブロックを混在させてレイアウトする半導体集積回
路装置において、 前記機能ブロックを構成する基本セル以外の基本セルか
らなる複数のセル列は、同一のセル列において電源線及
びグランド線が各基本セルを貫通して直線状に配置され
、前記機能ブロックの周辺部に形成すべき一般信号端子
は、前記セル列の電源線及びグランド線に対応する位置
を除く位置に配置されてなることを特徴とする半導体集
積回路装置。 - （２）基本セルを２次元的に敷き詰めて形成されたマス
ターチップ上に、該基本セルを複数個用いて構成された
機能ブロックを混在させてレイアウトする半導体集積回
路装置において、 前記機能ブロックを構成する基本セル以外の基本セルか
らなる複数のセル列は、基本セルの配線を形成すべき位
置の基準となる配線グリッドに関し、同一のセル列にお
いて電源線及びグランド線が各基本セルを貫通する２つ
のグリッド上にそれぞれ配置され、前記機能ブロックの
周辺部に形成すべき一般信号端子は、前記セル列の電源
線及びグランド線が通るグリッドに相当するグリッドと
は別のグリッド上に配置されてなることを特徴とする半
導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63173706A JP2708180B2 (ja) | 1988-07-14 | 1988-07-14 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63173706A JP2708180B2 (ja) | 1988-07-14 | 1988-07-14 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0225070A true JPH0225070A (ja) | 1990-01-26 |
| JP2708180B2 JP2708180B2 (ja) | 1998-02-04 |
Family
ID=15965622
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63173706A Expired - Fee Related JP2708180B2 (ja) | 1988-07-14 | 1988-07-14 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2708180B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0536829A (ja) * | 1991-07-30 | 1993-02-12 | Mitsubishi Electric Corp | 半導体集積回路装置およびそのレイアウト設計方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57121250A (en) * | 1981-01-20 | 1982-07-28 | Toshiba Corp | Semiconductor integrated circuit |
-
1988
- 1988-07-14 JP JP63173706A patent/JP2708180B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57121250A (en) * | 1981-01-20 | 1982-07-28 | Toshiba Corp | Semiconductor integrated circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0536829A (ja) * | 1991-07-30 | 1993-02-12 | Mitsubishi Electric Corp | 半導体集積回路装置およびそのレイアウト設計方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2708180B2 (ja) | 1998-02-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3433731B2 (ja) | Ｉ／ｏセル配置方法及び半導体装置 | |
| US8013362B2 (en) | Semiconductor integrated circuit and multi-chip module | |
| US5343058A (en) | Gate array bases with flexible routing | |
| JP3180612B2 (ja) | 半導体集積回路 | |
| US5434436A (en) | Master-slice type semiconductor integrated circuit device having multi-power supply voltage | |
| JPH0225070A (ja) | 半導体集積回路装置 | |
| JP3644138B2 (ja) | 半導体集積回路及びその配置配線方法 | |
| USH512H (en) | Automated universal array | |
| JPH03274764A (ja) | 半導体集積回路装置 | |
| JPS63199444A (ja) | 標準セル方式半導体装置 | |
| JP2690929B2 (ja) | Ｍｏｓトランジスタ間の配線方法 | |
| JP2679034B2 (ja) | 半導体集積装置 | |
| JPS62128152A (ja) | 半導体集積回路装置 | |
| JPH0774252A (ja) | 半導体集積回路 | |
| JPH02162751A (ja) | アナログ・デジタル混在ｌｓｉ | |
| JPS59132144A (ja) | 半導体集積回路装置の製造方法 | |
| JPH0448778A (ja) | 半導体集積回路装置 | |
| JP2555774B2 (ja) | 半導体集積回路 | |
| JPH03145743A (ja) | 半導体集積回路装置 | |
| JPH02187050A (ja) | 半導体集積回路装置 | |
| JPH01152642A (ja) | 半導体集積回路 | |
| JPH06112450A (ja) | 半導体集積回路のブロックレイアウト方法 | |
| JPH0821626B2 (ja) | 集積回路デバイス | |
| JPH05251671A (ja) | ゲートアレイ方式の半導体集積回路装置 | |
| JPH01108743A (ja) | スタンダードセル方式集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |