JPH02162852A

JPH02162852A - フレームカウンタ装置

Info

Publication number: JPH02162852A
Application number: JP31698388A
Authority: JP
Inventors: Hiroshi Niimura; 新村　博
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1988-12-15
Filing date: 1988-12-15
Publication date: 1990-06-22

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は例えばディジタル通信分野において用いられ
る高速フレームカウンタ装置に関するものである。

〔従来の技術〕

例えば、ディジタル通信の分野では、多チャンネルの符
号群を時分割多重化することにより、シリアルデータス
トリームを生成し、単一の通信路を経由して、こりら多
チャンネルの符号群のデー夕を授受することが行われて
いる。時分割多重化するに当たって、各符号群を所定の
時間位置に配置することが必要となるが、このための操
作に用いられる基本タイミングを生成する回路がフレー
ムカウンタと呼ばれる装置である。即ち、送信側では、
送信用フレームカウンタによって与えられるタイミング
に従って、多チャンネルの符号群のデータを順次配列し
、単一の通信路を介してこれを受信側に送り、受信側で
は、これを受信用フレームカウンタで規定されるタイミ
ングに従ってシリアルデータストリームから多チャンネ
ルの符号群を、１チヤンネルずつ分離することによって
データを再生することが行われている。

上記用途に用いられるフレームカウンタ装置はカウンタ
をカスケード接続することで実現できる第５図は、上記
フレームカウンタ装置の従来例を説明するためのブロッ
ク図であり、第６図は第５図を説明するためのタイミン
グ図である。なお第５図と第６図の番号は対応している
。第５図及び第６図において、第１の１６進カウンタ（
２６）は外部から入力されるクロック（１）に同期して
カウント出力（４）を出力する。カウント出力（４）が
１５になるとキャリー出力（２７）が“■７”となる。

第２の１６進カウンタ（２９）は、１−記キヤリー出力
（２４）が“Ｌ”の状態の時だけカウントする。第３の
１６進カウンタ（３３）も同様にキャリー出力が（３ｏ
）が“Ｌ”の状態の時だけカウントする。従って第５図
においては、３個の１６進カウンタをカスケード接続す
ることにより、基本タイミングと上記基本タイミングに
対応したアドレス１２ビットを生成する最大４０９６進
のフレームカウンタ装置が実現される。

また、１２ビツトのカウント出力（４）、　（７）、　
（１０）はアドレスデコーダ（１７）に入力される。上
記アドレスデコーダ（１７）は特定のアドレス　（第６
図では、２８５１＋、。、）　でリセット出力（１８）
を出力する。これにより４０９６以下の任意の周期を持
つフレームカウンタ装置が実現できる。

さらに外部からのリセット信号（１９）によってフレー
ムカウンタ装置を希望するタイミングでリセットするこ
とができる。

〔発明が解決しようとする課題〕

一般的なディジタルＩＣのカウンタにおいて、キャリー
出力は、キャリー入力とカウント出力の論理積演算の出
力である。従って、第５図、第６図において、キャリー
出力（２７）は、第２の１６進カウンタ（２９）、第３
の１６進カウンタ（３２）を通過する過程で遅延するた
め、キャリー出力（３０）、キャリー出力（３３）と徐
々にパルス幅が小さくなってくる。

このためキャリー出力の伝搬遅延時間が無視できないよ
うな高い周波数においては、カスケード接続できるカウ
ンタの個数に上限ができてしまうという課題があった。

この発明は、かかる課題を解決するためになされたもの
で、キャリー出力とカウント出力を入力クロックで読み
直すことにより、高い周波数の入力クロックにおいても
、カスケード接続できるカウンタの個数の上限をなくシ
、任意の周期を持つフレームカウンタ装置を実現するこ
とを目的とする。

〔課題を解決するための手段〕

この発明にかかわるフレームカウンタ装置においては、
各段のカウンタのキャリー出力とカウント出力を入力ク
ロックで読み直すことにより、上記各段のカウンタのキ
ャリー出力の入力クロックに対する遅延時間を吸収する
ことにより、キャリー出力の伝搬遅延の蓄積を防ぐもの
である。

〔作用〕

この発明においては、各段のカウンタのキャリー出力の
入力クロックに対する遅延時間を吸収することにより、
カスケード接続できるカウンタの個数の上限をなくすこ
とを可能にしたものである〔実施例〕第１図、第２図はこの発明の実施例を示すブロック図で
あり、第３図、第４図は第１図、第２図を説明するため
のタイミング図である。なお、第１図と第２図と第３図
と第４図の番号は対応している。また、簡単のため第１
図、第２図、第３図第４図においては、フレームカウン
タ装置は、３段のフレームカウンタ装置、カウンタは１
６進カウンタとし、アドレスデコーダのデコード値は２
８５１（１０）とする。

第１図、第２図、第３図、第４図において、第１の１６
進カウンタ（２６）のキャリー出力（２７）は、第１の
フリップフロップ（２８）に入力される。上記第１のフ
リップフロップ（２８）は上記キャリー出力（２７）を
クロック（１）で読み直し、第１のアドレスカウンタ回
路（２）のキャリー出力（３）を出力する。第２の１６
進カウンタ（２９）は上記キャリー出力（３）が“Ｌ”
の時だけカウントする。上記第２の１６進カウンタ（２
９）のキャリー出力（３０）は第２のフリップフロップ
（３１）に入力され、上記第２のフリップフロップ（３
１）は、上記キャリー出力（３０）をクロック（１）で
読み直し、第２のアドレスカウンタ回路（５）のキャリ
ー出力（６）を出力する。第３の１６進カウンタ（３２
）は上記キャリー出力（６）が”Ｌ”の時だけカウント
する。第３のフリップフロップ（３４）は上記第３の１
６進カウンタ（３２）のキャリー出力（３３）を入力と
し、上記クロック（１）に同期して、第３のアドレスカ
ウンタ回路（８）のキャリー出力（９）を出力する。従
って、上記３つのアドレスカウンタ回路をカスケード接
続することにより、　　１２ビ、トのフレームカウンタ
装置が実現する。

しかし、上記第１の１６進カウンタ（２６）のキャリー
出力（２７）、第２の１６進カウンタ（２９）のキャリ
ー出力（３０）、第３の１６進カウンタ（３２）のキャ
リー出力（３３）は、それぞれ−上記第１のフリップフ
ロップ（２ｇ）、第２のフリップフロップ（３１）、第
３のフリップフロップ（３４）に入力され、上記クロッ
ク（１）で読み直されるため、上記３つのアドレスカウ
ンタ回路のキャリー出力（３）、　（６）、　（９）は
、それぞれのカウント出力（４）、　（７）、　（１０
）より１クロック分だけ遅れてしまう。そこで１２ビツ
トのカウント出力（４）（７）、　（１０）をそろえる
ため、」−記第１のアドレスカウンタ（２）のカウント
出力（４）は３ビットシフトレジスタ（１１）に入力さ
れる。上記３ピットシフトレジスタは上記カウント出力
（４）を、Ｆ、記クロ２．り（１）に同期して３ビツト
シフトさせてアドレス出力（１２）として出力する。同
様に第２のアドレスカウンタ回路（５）のカウント出力
（７）は２ビ・ノドシフトレジスタ（１３）に入力され
、上記クロック（１）に同期して２ビットシフトしたア
ドレス出力（１４）となる。さらに、第３のアドレスカ
ウンタ（８）のカウント出力（１０）は１ビットシフト
レジスタ（１５）に入力され、上記クロック（１）に同
期して１ビツトシフトしたアドレス出力（１６）となる
。ゆえに第３図に示す通り２上記アドレス出力（１２）
、　（１４）、　（１６）は、同じタイミングで出力す
る。従って正しいタイミングで１２ビツトのアドレスを
生成するフレームカウンタ装置が実現される。

さらに、　１２ビツト以下の任意の周期を持つフレーム
カウンタ装置とするために、決められたアドレス値（第
４図においては２８５１　ｔ　＋。、）でフレームカウ
ンタ装置をリセットする場合を考える（第４図において
は、　２８５１進フレームカウンタ装置となる）上記ア
ドレス出力（１２）、　（１４）、　（１６）は、アド
レスデコーダ（１７）に入力される。上記アドレスデコ
ーダ（１７）は、決められたアドレス値でデコード出力
（１８）を出力する。上記デコード出力（１８）は論理
和ゲート（２０）において外部から入力されるリセット
出力（１９）と論理和演算され、リセット出力（２１）
となる。上記リセット出力（２１）を、直接第１のアド
レスカウンタ回路（２）、第２のアドレスカウンタ回路
（５）、第３のアドレスカウンタ回路（８）にリセット
入力として入力すると、！ｒ、記第１．第２．第３の３
つのアドレスカウンタ回路のカウンタ出力（４）（７）
、　（１０）は、同時に“Ｏ”となるが、上記３ビット
シフトレジスタ（１１）、　　２ビットシフトレジスタ
（１３）　１ビットシフトレジスタ（１５）の出力であ
る上記アドレス出力（１２）、　（１４）、　（１６）
は（１Ｂ）、　（１４）、　（１２）の順番に１ビツト
ずつ遅れて“０″となる。ゆえに第４図に示す通り、Ｌ
記すセット出力（２１）は。

３ビツトシリアル／パラレル変換シフトレジスタ（２２
）に入力される。上記３ビツトシリアル／パラレル変換
シフトレジスタ（２２）は、上記クロック（１）に同期
して上記リセット出力（２１）をシフトし、１ビットシ
フトした出力（２３）を上記第１のアドレスカウンタ回
路（２）に、２ビツトシフトした出力（２４）を上記第
２のアドレスカウンタ回路（５）に　３ビ・ノドシフト
した出力（２５）を上記第３のアドレスカウンタ回路（
８）にそれぞれ出力する。その結果、第４図に示す通り
、上記３つのアドレス出力（１２）、　（１４）（１６
）は同時に“０”となる。ゆえに、正しいタイミングで
フレームカウンタ装置はリセットされ。

任意の周期を持つ（第４図では、　２８５１＋＋ｏ＋）
フレームカウンタ装置が実現される。

この場合２例えば第２のアドレスカウンタ回路（５）に
入力されるキャリー出力（３）は第１の１６進カウンタ
（２６）を通過した時の伝搬遅延時間を含んでおらず、
第１のフリップフロップ（２８）の遅延時間だけを含む
。つまり何段のカスケード接続を行っても、各段に入力
されるキャリー出力の入力クロックとのタイミングは同
じとなり、キャリー出力の伝搬遅延時間の蓄積は生じな
い。ゆえにカスケード接続できるカウンタの個数の上限
をなくシ。

任意の周期のフレームカウンタ装置が実現される〔発明
の効果〕この発明は以上説明した通り、各段のカウンタのキャリ
ー出力を入力クロックで読み直し、各段のカウンタのカ
ウント出力をそれぞれ必要数だけ入力クロックに同期し
てシフトさせることによりカスケード接続できるカウン
タの個数のｈ限をなくし任意の周期を設定できるフレー
ムカウンタ装置の実現を可能にする効果がある。

【図面の簡単な説明】

第１図、第２図はこの発明の実施例を示すブロック図、
第３図、第４図は、第１図、第２図を説明するために各
部信号を示すタイミング図、第５図は従来のフレームカ
ウンタ装置の実施例を示すブロック図、第６図は、第５
図を説明するための各部信号を示すタイミング図である
。図において、（１）はクロック、　（２）は第１のアド
レスカウンタ回路、（５）は第２のアドレスカウンタ回
路、（８）は第３のアドレスカウンタ回路、　（１１）
は３ビットシフトレジスタ、　（１３）は２ビットシフ
トレジスタ、（１５）は１ビットシフトレジスタ、　（
１７）はアドレスデコーダ、　（２０）は２入力論理和
ゲート、　（２２）は３ビツトシリアル／パラレル変換
シフトレジスタ、　（２６）は第１の１６進カウンタ、
　（２８）は第１のフリップフロップ、　（２９）は第
２の１６進カウンタ、　（３１）は第２のフリップフロ
ップ、　　（３２）は第３のＬ６進カウンタ、　（３４
）は第３のフリップフロップである。なお１図中同一符号は同−又は相当部分を示す。

Claims

【特許請求の範囲】

外部から入力されるクロックをトリガ信号とするカウン
タ及び上記カウンタのキャリー出力を入力とし上記クロ
ックをトリガ信号とするフリップフロップを構成要素と
するアドレスカウンタ回路を、第１のアドレスカウンタ
回路から第Ｎのアドレスカウンタ回路まで順番にカスケ
ート接続したＮ段のフレームカウンタ回路と、上記第１
のアドレスカウンタ回路から第Ｎのアドレスカウンタ回
路にそれぞれ１対１に対応し、対応するアドレスカウン
タ回路のカスケード接続の順番に従ってＮビット、（Ｎ
−１）ビットと１ビットずつ減少させたシフト数だけ、
上記クロックに同期して、上記対応したアドレスカウン
タ回路のカウント出力をシフトさせるように機能するＮ
ビットシフトレジスタから１ビットシフトレジスタまで
のＮ個のシフトレジスタと、上記Ｎ個のシフトレジスタ
の出力を入力とするアドレスデコーダと、上記アドレス
デコーダの出力と外部から入力されるリセット信号との
論理和演算を行う２入力論理和ゲートと、上記２入力論
理和ゲートの出力を入力とし、上記クロックに同期して
上記第１のアドレスカウンタ回路から第Ｎのアドレスカ
ウンタ回路までのＮ個のアドレスカウンタ回路にリセッ
ト信号を出力するＮビットシリアル／パラレル変換シフ
トレジスタを備えたことを特徴とするフレームカウンタ
装置。（ただし、Ｎは任意の正の整数である。）