JPH021639A

JPH021639A - クロック抽出回路

Info

Publication number: JPH021639A
Application number: JP63174928A
Authority: JP
Inventors: Keiji Tomooka; 友岡　啓二
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1988-07-15
Filing date: 1988-07-15
Publication date: 1990-01-05

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明は、入力されたデータ信号から、そのクロック信
号を抽出・再生するためのクロック抽出回路に関するも
のである。

従来のクロック抽出回路は５−例として、所定のローパ
スフィルタの特性または共振回路の共振特性を利用する
ことにより、入力データ信号中に含まれる基本周波数成
分を抽出し、これからクロック信号を再生するようにし
ていた。

このような従来回路は、そのローパスフィルタ。

共振回路に急峻な選択特性が必要であるため、高精度で
温度・経年変化の少ない安定なインダクタ。

コンデンサを多く必要とし、また１周波数・位相特性の
調整を必要としていた。

したがって、経済的なものが得がたく、温度・経年によ
る特性の劣化も大きく、また、コイル部品（インダクタ
）を多く使用しているため、装置が大形化されてＩＣ（
半導体集積回路）化が困難であった。

本発明の目的は、上記した従来技術の欠点をなくし、経
済的で特性劣化もなく、装置の小形化を可能とするクロ
ック抽出回路を提供することにある。

本発明の特徴は、入力データ信号を所定のサンプリング
周波数に従ってサンプルホールドを行い、その階段状波
形の等化増幅を行い、上記入力データ信号の最大振幅と
なるべき時点の前後における上記等化増幅後の階段状波
形の振幅差電圧の検出を行い、その検出出力によって上
記サンプリング周波数の制御を行い、上記振幅差電圧が
Ｏとなるごとくするとともに、入力データ信号の最大振
幅となるべき位相の決定を行い、これに位相同期をした
クロック信号を上記等化増幅後の階段状波形から抽出・
再生しうるごとく構成したクロック抽出回路にある。

以下、本発明の実施例を図に基づいて説明する。

第１図は、本発明に係るクロック抽出回路の一実施例の
ブロック図、第２図は、その波形図である。

ここで、１は、データ信号の入力端子（ＩＮ）、２は、
サンプルホールド回路、３は、サンプル値制御形の等化
器、４は、余波整流回路、５は、電圧差検出回路、６は
、電圧制御発振器、７は、ピ一り位相決定回路、８は、
識別回路、９は、再生クロック信号を出力する出力端子
（ＯＵＴ）である。

なお、第２図のａ　”−ｆの波形は、第１図中に記載し
た同符号ａ　”　ｆの箇所のものを示す。

まず、入力端子１から入力されるデータ信号は、伝送路
での減衰歪などにより、波形ａのごときものである（第
２図では、バイポーラ式符号伝送によるデータＩＩ　１
１１１に対応するものを例として示す。）。

これは、サンプルホールド回路２へ入力され、そこで電
圧制御発振器６からのサンプリング周波数信号によって
サンプリングホールドされ、離散化信号になって出力さ
れる（波形ｂ）。

このサンプリング周波数は、入力データ信号に係るクロ
ック周波数のほぼＮ（本実施例では、Ｎ＝４）倍である
とする。このＮの値は、設計上の都合に応じ、２以上の
任意の値を選べばよい。

その離散化信号（波形ｂ）は、等化器３によってサンプ
ル値制御形で正規のレベルまで等化増幅され、波形Ｃと
なる。

この等化形信号（Ｑ）は、全波整流回路４によって全波
整流されて波形ｄとなるが、例えば、そのピーク電圧Ｖ
、の前後の電圧ＶＡ、　Ｖ、の差（Ｖ。

〜ｖｅ）は、電圧差検出回路５によって検出され、電圧
制御発振器６の発振周波数は、その検出出方によって制
御される。

電圧制御発振器６は、入力される上記検出出方の値に応
じ、その発振周波数（すなわち、サンプリング周波数）
を変化させ、上記検出出力の値が０となるようにする。

これは、電圧制御発振器６の発振周波数の可変範囲内に
入力データ信号のクロック周波数のＮ倍のものが含まれ
、かつ、サンプルホールド回路２゜等化器３．余波整流
回路４．電圧差検出回路５゜電圧制御発振器６のループ
利得を充分に大きくしておくことにより可能である。

この時、電圧制御発振器６の出力信号は、入力データ信
号に係るクロック信号のＮ倍の周波数の信号に位相同期
したものとなる。

すなわち、この信号は、サンプリングされたデータ信号
の最大振幅（上述のｖ、）となる時点の前後の時点の振
幅（上述のＶＡ、　Ｖ、）の差をＯとするような階段状
波形信号となる。

したがって、入力データ信号がピーク値に対して前後対
称な波形であれば、上記階段状波形信号の最大振幅は、
入力データ信号のピーク値に対応し、その位相も一致す
る。このことは、上述の過程から一義的に決定されるも
のであることは明らかである。

結局、全波整流回路４の出力は、その最大振幅部分が入
力データ信号のピーク部分に位相同期し。

その前後の電圧差がＯとなるような階段状波形ｅとなる
ように修正される。

一方、ピーク位相決定回路７は、電圧制御発振器６の出
力信号をとりこみ、その位相情報処理により、入力デー
タ信号のピーク位相を決定し、ピーク位相情報を識別回
路８へ送出する。

識別回路８は、このピーク位相情報に従い、入力された
全波整流回路４からの階段状波形ｅの当該ピーク部分を
識別し、これに対応して再生クロック信号ＣＬＫＩ、Ｃ
ＬＫ２　（波形ｆ）を出力端子９から送出する。

上記実施例において、全波′ＭＩ流回路４は、必ずしも
、これに限らず、半波整流回路でもよい。その場合には
、データ信号の一方極性の波形に含まれる情報しか抽出
することができないので、再生クロック信号の若干のジ
ッタが含まれるなどのクロック再生の忠実度が低下する
おそれがあるが、事情に応じて実用上支障がないときに
は、充分に実用可能である。

以上、詳細説明したように、本発明によれば、従来例の
ごときコイル部品などによる複雑な回路およびその調整
が不要となるので、経済的に性能を向上して小形化され
たクロック抽出回路の実現に顕著な効果が得られる。

また、サンプル値制御方式を適用しているため、ディジ
タル通信システムにおける他の装置との親和性がよく、
それらと一体にしてＩＣ化し、システム全体を小形化、
経済化しうるという効果も得られる。

【図面の簡単な説明】

第１図は、本発明に係るクロック抽出回路の一実施例の
ブロック図、第２図は、その波形図である。１・・入力端子、２・・サンプルホールド回路、３・・
・サンプル値制御形の等化器、４・・余波整流回路、５
・電圧差検出回路、６・・・電圧制御発振器、７・・・
ピーク位相決定回路、８・・・識別回路、９・・・出力
端子。

Claims

【特許請求の範囲】

１、入力データ信号を或るサンプリング周波数でサンプ
ルホールドを行い、該入力データ信号に対応する振幅の
サンプルホールドを波形を生成する手段と、上記サンプ
ルホールド波形の１サンプリング時点をはさんだサンプ
リング時点間の電圧差を検出する手段と、該検出出力に
よって上記サンプリング周波数の制御を行う手段と、該
制御を受けたサンプリング周波数で上記サンプルホール
ドを行うことにより上記電圧差が極小となるごとくする
とともに該極小となった時点にはさまれた時点を入力デ
ータ信号の最大振幅となるべき位相として決定する手段
を有することを特徴とするクロック抽出回路。