JPS6081867A - Ｍｏｓ型電界効果トランジスタ - Google Patents
Ｍｏｓ型電界効果トランジスタInfo
- Publication number
- JPS6081867A JPS6081867A JP58189500A JP18950083A JPS6081867A JP S6081867 A JPS6081867 A JP S6081867A JP 58189500 A JP58189500 A JP 58189500A JP 18950083 A JP18950083 A JP 18950083A JP S6081867 A JPS6081867 A JP S6081867A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- gate electrode
- length
- effect transistor
- field effect
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
- H10D64/311—Gate electrodes for field-effect devices
- H10D64/411—Gate electrodes for field-effect devices for FETs
- H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
- H10D64/517—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers
- H10D64/519—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers characterised by their top-view geometrical layouts
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明はＭＯ８型電界効果トランジスタに関し、特に改
良されたゲート電極を有するＭＯ８型電界効果トランジ
スタに関する。
良されたゲート電極を有するＭＯ８型電界効果トランジ
スタに関する。
通常のＭＯ８型電界効果トランジスタ（以下ＭＯ８ＦＥ
Ｔという）は、半導体基板例えば、Ｐ型シリコン基板上
にフィールド絶縁膜、ゲート酸化膜、ゲート電極、Ｎ型
不純物を拡散したソース・ドレイン領域等を順次形成し
製造されている。ゲート電極を形成する場合のマスクは
第１図に示す形状のものが一般に用いられている。フォ
トレジスト（以下ＰＲと記す）上にこのマスク１を載せ
て露光した場合、ソース台ドレイン領域とフィールド絶
縁膜との境界６とマスク１の側面が交差する部分の近傍
において、光の反射、散乱、まわり込み等が生ずるため
パターンの切れが悪くなる。
Ｔという）は、半導体基板例えば、Ｐ型シリコン基板上
にフィールド絶縁膜、ゲート酸化膜、ゲート電極、Ｎ型
不純物を拡散したソース・ドレイン領域等を順次形成し
製造されている。ゲート電極を形成する場合のマスクは
第１図に示す形状のものが一般に用いられている。フォ
トレジスト（以下ＰＲと記す）上にこのマスク１を載せ
て露光した場合、ソース台ドレイン領域とフィールド絶
縁膜との境界６とマスク１の側面が交差する部分の近傍
において、光の反射、散乱、まわり込み等が生ずるため
パターンの切れが悪くなる。
その結果は第２図に示すように、形成されたゲート電極
２には、フィールド絶縁膜３とソース・ドレイン領域４
との境界６においてくびれ部５が形成される。従ってゲ
ート電極２のゲート長はこのくびれ部０．２μｍ程度短
いものとなる。
２には、フィールド絶縁膜３とソース・ドレイン領域４
との境界６においてくびれ部５が形成される。従ってゲ
ート電極２のゲート長はこのくびれ部０．２μｍ程度短
いものとなる。
従来のＭＯＳＦＥＴにおいては、ゲート長は２〜３μｍ
と長いため、上記くびれ部によるＭＯＳＦＥＴの特性へ
の影響は極めて小さいものである。しかしながら、ＭＯ
ＳＦＥＴの集積度の向上を目的とし、ゲート長を例えば
１．２〜１．３μｍと短くした場合、くびれ部のゲート
長の短い部分の存在はブレークダウン電圧の減少、テー
リング特性の低下等の要因となシ、ＭＯ８Ｆ”ＥＴの品
質を低下させるという欠点となっている。
と長いため、上記くびれ部によるＭＯＳＦＥＴの特性へ
の影響は極めて小さいものである。しかしながら、ＭＯ
ＳＦＥＴの集積度の向上を目的とし、ゲート長を例えば
１．２〜１．３μｍと短くした場合、くびれ部のゲート
長の短い部分の存在はブレークダウン電圧の減少、テー
リング特性の低下等の要因となシ、ＭＯ８Ｆ”ＥＴの品
質を低下させるという欠点となっている。
本発明の目的は、上記欠点を除去し、ゲート電極に形成
されるくびれ部の影響をなくし信頼性の高い、集積度の
向上したＭＯ８型電界効果トランジスタを提供すること
にある。
されるくびれ部の影響をなくし信頼性の高い、集積度の
向上したＭＯ８型電界効果トランジスタを提供すること
にある。
本発明のＭＯ８型電界効果トランジスタは、半導体基板
上に形成されたソース・ドレイン領域とゲート電極とを
有するＭＯ８型電界効果トランジ ゛スタにおいて、ゲ
ート電極の中央部のゲート長と同じ長さのゲート長を有
する部分と中央部のゲート長よシ長いゲート長を有する
部分とからなるゲート電極を有ｊ７て構成される。
上に形成されたソース・ドレイン領域とゲート電極とを
有するＭＯ８型電界効果トランジ ゛スタにおいて、ゲ
ート電極の中央部のゲート長と同じ長さのゲート長を有
する部分と中央部のゲート長よシ長いゲート長を有する
部分とからなるゲート電極を有ｊ７て構成される。
次に本発明の実施例を図面を参照して説明する。
第４図は本発明の一実椀例のゲート電極近傍の平面図で
ある。
ある。
第４図においてゲート電極１２は、ゲート電極の中央部
のゲート長と同じ長さのゲート長を有する部分１２人（
以下ゲート長の短い部分という）と中央部のゲート長よ
り長いゲート長を有する部分１２Ｂ（以下ゲート町の長
い部分という）とから構成されており、その一端はゲー
ト電極引出し部１３にそして他端はゲート電極飛び出し
部１４に接続している。なお、ソース・ドレイン領域４
とフィールド絶縁膜３との境界６におけるゲート電極の
くびれ部１５のゲート長は、ゲート・電極１２のゲート
長の短い部分１２Ａと等しいかそれよυ長いものとなっ
ている。
のゲート長と同じ長さのゲート長を有する部分１２人（
以下ゲート長の短い部分という）と中央部のゲート長よ
り長いゲート長を有する部分１２Ｂ（以下ゲート町の長
い部分という）とから構成されており、その一端はゲー
ト電極引出し部１３にそして他端はゲート電極飛び出し
部１４に接続している。なお、ソース・ドレイン領域４
とフィールド絶縁膜３との境界６におけるゲート電極の
くびれ部１５のゲート長は、ゲート・電極１２のゲート
長の短い部分１２Ａと等しいかそれよυ長いものとなっ
ている。
この様に構成されたゲート電極１２は例えば第３図に示
す形状のマスクを用いて形成することができる。すなわ
ち、マスク１０のフィールド絶縁膜３とソース・ドレイ
ン領域４との境界６を覆う幅の広い部分１０Ａの幅Ｗ１
は第４図におけるゲート［極１２の中央部を形成する部
分１０Ｂの幅Ｗ２Ｊ：ｆ）広く形成されている。その幅
の差２△Ｗは、ゲート電極１２に形成されるくびれ部１
５のゲート長が、ゲート長の短い部分１２Ａより短くな
らないように、例えば０．３μｍ程度に定めである。ま
た、幅Ｗ１を有する部分１０Ａの長さＬはマスク合せマ
ージンを考慮した長さ、例えば１〜２μｍとなっている
ためフィールド絶縁膜３とソース・ドレイン領域との境
界６のマスク１０と交差する部分は常にマスク１０の幅
の広い部分１０Ａに覆われる。
す形状のマスクを用いて形成することができる。すなわ
ち、マスク１０のフィールド絶縁膜３とソース・ドレイ
ン領域４との境界６を覆う幅の広い部分１０Ａの幅Ｗ１
は第４図におけるゲート［極１２の中央部を形成する部
分１０Ｂの幅Ｗ２Ｊ：ｆ）広く形成されている。その幅
の差２△Ｗは、ゲート電極１２に形成されるくびれ部１
５のゲート長が、ゲート長の短い部分１２Ａより短くな
らないように、例えば０．３μｍ程度に定めである。ま
た、幅Ｗ１を有する部分１０Ａの長さＬはマスク合せマ
ージンを考慮した長さ、例えば１〜２μｍとなっている
ためフィールド絶縁膜３とソース・ドレイン領域との境
界６のマスク１０と交差する部分は常にマスク１０の幅
の広い部分１０Ａに覆われる。
上記のように構成されたゲート電極１２を有するＭＯＳ
ＦＥＴにおいては、フィールド絶縁膜３とソース・ドレ
イン領域４との境界近傍に形成され５− ダイオードは無に等しい。つまり、この周波数ｆＤｔ
以下の周波数をもつパルス成分に対しては、保護ダイオ
ードは降伏して、この保護ダイオードの降伏電圧までク
ランプされたパルス電圧がゲート絶縁膜上のゲート電極
金属部に印加されることになυ、保護効果をもたらすが
、ｆＤｔ ｖ上の周波数をもつパルス成分に対しては、
保護ダイオードは何ら働くことなく、その−１−１ゲー
ト電極金属に入力サージ電圧が印加されることになる。
ＦＥＴにおいては、フィールド絶縁膜３とソース・ドレ
イン領域４との境界近傍に形成され５− ダイオードは無に等しい。つまり、この周波数ｆＤｔ
以下の周波数をもつパルス成分に対しては、保護ダイオ
ードは降伏して、この保護ダイオードの降伏電圧までク
ランプされたパルス電圧がゲート絶縁膜上のゲート電極
金属部に印加されることになυ、保護効果をもたらすが
、ｆＤｔ ｖ上の周波数をもつパルス成分に対しては、
保護ダイオードは何ら働くことなく、その−１−１ゲー
ト電極金属に入力サージ電圧が印加されることになる。
従って最初に印加された人力パルス中のｆｏ＋Ｉ：）下
の周波数成分をもつパルス成分が保護ダイオードに達し
た時、ようやく保護ダイオードが動作し、保護効果が発
揮されることになる。このことは、入力サージ電圧印加
時からｔｎ１＝：ａｎｉ・Ｃｎｉの時間が経過する間は
ｆＤｔ以上の周波数をもつショートパルス成分がその″
！マゲート絶縁腰上のゲート電極金属に印加されること
になる。つマシ、保護ダイオードを有していても、急激
な静電気あるいはサージ電圧によってゲート酸化膜が破
壊されるという現象は保護ダイオードが応答できない高
周波成６一 イールド絶縁膜３とソース・ドレイン領域４との境界を
憶うマスク２００幅の広い部分２０Ａにはマスク２００
幅方向に三角形状の突起部２１が形成されている。この
突起部２１はまたマスクの目合せ等に利用す乙ことがで
きる。
の周波数成分をもつパルス成分が保護ダイオードに達し
た時、ようやく保護ダイオードが動作し、保護効果が発
揮されることになる。このことは、入力サージ電圧印加
時からｔｎ１＝：ａｎｉ・Ｃｎｉの時間が経過する間は
ｆＤｔ以上の周波数をもつショートパルス成分がその″
！マゲート絶縁腰上のゲート電極金属に印加されること
になる。つマシ、保護ダイオードを有していても、急激
な静電気あるいはサージ電圧によってゲート酸化膜が破
壊されるという現象は保護ダイオードが応答できない高
周波成６一 イールド絶縁膜３とソース・ドレイン領域４との境界を
憶うマスク２００幅の広い部分２０Ａにはマスク２００
幅方向に三角形状の突起部２１が形成されている。この
突起部２１はまたマスクの目合せ等に利用す乙ことがで
きる。
以上詳細に説明したように、本発明によれは、ＰＲ，エ
クチング等の製造工程を変更することなく、ゲート電極
に形成されるくびれ部の影響をなくし、信頼性の高い集
積度の向上したＭＯ８型電界効果トランジスタが得られ
るのでその効果は太きい。
クチング等の製造工程を変更することなく、ゲート電極
に形成されるくびれ部の影響をなくし、信頼性の高い集
積度の向上したＭＯ８型電界効果トランジスタが得られ
るのでその効果は太きい。
第１図は従来のゲート電極形成用マスクの平面図、第２
図は従来のＭＯ８Ｆ’ＥＴのゲート電極近傍の平面図、
第３図は本発明の一実施例の製造に用いられるゲート電
極用マスクの平面図、第４図は本発明の一実施例のゲー
ト電極近傍の平面図、第５図は本発明の他の実施例の製
造に用いられるゲート電極用マスクの平面図、第６図は
本発明の他の実施例のゲート電極近傍の平面図である。 １・・・・・・マスク、２・・・・・・ゲート電極、３
・・・・・・フィールド絶縁膜、４・・・・・・ソース
・ドレイン領域、５・・・・・・くびれ部、６・・・・
・・境界、１０・・・・・・マスク、１２・・・・・・
ゲート電極、１３・・・・・・ゲート電極引出し部、１
４・・・・・・ケート電極飛び出し部、１５・・・・・
・くｏ＝ｈ部、２０・・・・・・マスク、２１・・・・
・・突出部、２２・・・・・・ゲート電極。
図は従来のＭＯ８Ｆ’ＥＴのゲート電極近傍の平面図、
第３図は本発明の一実施例の製造に用いられるゲート電
極用マスクの平面図、第４図は本発明の一実施例のゲー
ト電極近傍の平面図、第５図は本発明の他の実施例の製
造に用いられるゲート電極用マスクの平面図、第６図は
本発明の他の実施例のゲート電極近傍の平面図である。 １・・・・・・マスク、２・・・・・・ゲート電極、３
・・・・・・フィールド絶縁膜、４・・・・・・ソース
・ドレイン領域、５・・・・・・くびれ部、６・・・・
・・境界、１０・・・・・・マスク、１２・・・・・・
ゲート電極、１３・・・・・・ゲート電極引出し部、１
４・・・・・・ケート電極飛び出し部、１５・・・・・
・くｏ＝ｈ部、２０・・・・・・マスク、２１・・・・
・・突出部、２２・・・・・・ゲート電極。
Claims (2)
- （１） 半導体基板上に形成されたソース・ドレイン領
域とゲート電極とを有するＭＯ８！電界効果トランジス
タにおいて、前記ゲート電極は、ゲート電極の中央部の
ゲート長と同じ長さのゲート長を有する部分と該中央部
のゲート長より長いゲート長を有する部分とから構成さ
れていることを特徴とするＭＯ８型電界効果トランジス
タ。 - （２）ゲート電極の中央部のゲート長よシ長いゲート長
を有する部分は、ソースｅドレイン領域とフィールド絶
縁膜との境界を含む境界近傍領域に形成されている特許
請求の範囲第（１）項記載のＭＯＢ型電界効果トランジ
スタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58189500A JPS6081867A (ja) | 1983-10-11 | 1983-10-11 | Ｍｏｓ型電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58189500A JPS6081867A (ja) | 1983-10-11 | 1983-10-11 | Ｍｏｓ型電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6081867A true JPS6081867A (ja) | 1985-05-09 |
Family
ID=16242308
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58189500A Pending JPS6081867A (ja) | 1983-10-11 | 1983-10-11 | Ｍｏｓ型電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6081867A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02170437A (ja) * | 1988-12-22 | 1990-07-02 | Fuji Electric Co Ltd | Ｍｉｓ型半導体装置の製造方法 |
| JPH0318063A (ja) * | 1989-06-14 | 1991-01-25 | Fujitsu Ltd | 半導体装置 |
| US5567553A (en) * | 1994-07-12 | 1996-10-22 | International Business Machines Corporation | Method to suppress subthreshold leakage due to sharp isolation corners in submicron FET structures |
| EP0800216A3 (en) * | 1996-04-04 | 1998-10-07 | International Business Machines Corporation | Transistor gate to minimize agglomeration defect sensitivity |
| EP0874389A1 (en) * | 1997-04-21 | 1998-10-28 | STMicroelectronics S.r.l. | A method of producing MOSFET transistors by means of tilted implants |
-
1983
- 1983-10-11 JP JP58189500A patent/JPS6081867A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02170437A (ja) * | 1988-12-22 | 1990-07-02 | Fuji Electric Co Ltd | Ｍｉｓ型半導体装置の製造方法 |
| JPH0318063A (ja) * | 1989-06-14 | 1991-01-25 | Fujitsu Ltd | 半導体装置 |
| US5567553A (en) * | 1994-07-12 | 1996-10-22 | International Business Machines Corporation | Method to suppress subthreshold leakage due to sharp isolation corners in submicron FET structures |
| US6144081A (en) * | 1994-07-12 | 2000-11-07 | International Business Machines Corporation | Method to suppress subthreshold leakage due to sharp isolation corners in submicron FET structures |
| EP0800216A3 (en) * | 1996-04-04 | 1998-10-07 | International Business Machines Corporation | Transistor gate to minimize agglomeration defect sensitivity |
| EP0874389A1 (en) * | 1997-04-21 | 1998-10-28 | STMicroelectronics S.r.l. | A method of producing MOSFET transistors by means of tilted implants |
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