JPH02170619A - 出力バッファ回路 - Google Patents
出力バッファ回路Info
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- JPH02170619A JPH02170619A JP63325239A JP32523988A JPH02170619A JP H02170619 A JPH02170619 A JP H02170619A JP 63325239 A JP63325239 A JP 63325239A JP 32523988 A JP32523988 A JP 32523988A JP H02170619 A JPH02170619 A JP H02170619A
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- 238000010586 diagram Methods 0.000 description 5
- 230000000295 complement effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
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- Logic Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、出力バッファ、特に相補型ＭＯ８）ランジス
タ回路（以下、Ｃ−Ｍ（Ｊ Ｓと称す）構成の３ステー
１・出力パラ”７ア回路に関する。
タ回路（以下、Ｃ−Ｍ（Ｊ Ｓと称す）構成の３ステー
１・出力パラ”７ア回路に関する。
従来のＣ−ＭＯ８３ステートバッファ、すなわち入力信
号が正相または逆相で出力され、かつ制御信号によって
出力なハイインピーダンス状態に設定できる機能をもっ
たバッフｒの構成を第２図に示す。
号が正相または逆相で出力され、かつ制御信号によって
出力なハイインピーダンス状態に設定できる機能をもっ
たバッフｒの構成を第２図に示す。
第２図において、２人力ＮＡＮＤゲート２２の出力０３
がＰチキンネルトランジスタ２４のゲートに、また２人
力ＮＯＲゲート２３の出力０４がＮチャンネルトランジ
スタ２５のゲートにそれぞれ接続されている。制御端子
Ｃは、２人力ＮＡＮＤゲート２２と、インバータ２１を
介して２人力ＮＯＲゲート２３のそれぞれの一方の入力
に接続される。入力端子ＩＮは、２人力ＮＡＮＤゲート
２２．２人力ＮＯＲゲート２３のそれぞれの他方の入力
に接続されている。また、Ｐチャンネルトランジスタ２
４とＮチャンネルトランジスタ２５のドレインが接続さ
れ、出力端子ＯＵＴに接続される。
がＰチキンネルトランジスタ２４のゲートに、また２人
力ＮＯＲゲート２３の出力０４がＮチャンネルトランジ
スタ２５のゲートにそれぞれ接続されている。制御端子
Ｃは、２人力ＮＡＮＤゲート２２と、インバータ２１を
介して２人力ＮＯＲゲート２３のそれぞれの一方の入力
に接続される。入力端子ＩＮは、２人力ＮＡＮＤゲート
２２．２人力ＮＯＲゲート２３のそれぞれの他方の入力
に接続されている。また、Ｐチャンネルトランジスタ２
４とＮチャンネルトランジスタ２５のドレインが接続さ
れ、出力端子ＯＵＴに接続される。
次にこの回路の動作を表１に従って説明する。
制御信号Ｏ１が“１′の時は、２人力ＮＡＮＤゲー）２
２，２人力ＮＯＲゲート２３は入力信号０２に対しイン
バータの機能を示し、それぞれの出力信号０３，０４は
入力信号０２が“０”のとき“１″となり、入力信号０
２が“１”のとき“０”となり、ＴＴが出力されること
となる。この信号０３，０４はトランジスタ２４．２５
のゲート入力になり、信号０３，０４はさらに反転され
、出力端子ＯＵＴには入力信号０２と同相の出力信号０
５が得られる。また制御信号０１が“０”の時は、入力
信号０２にかかわらず２人力ＮＡＮＤゲート２２の出力
０３は、６１″レベル、２人力ＮＯＲゲート２３の出力
０４は″０″レベルとなり、トランジスタ２４．２５と
もにＯＦＦ状態となり、出力端子ＯＵＴに現われる出力
信号０５は、ハイインピーダンス状態（Ｈｉ−Ｚ）とな
る。
２，２人力ＮＯＲゲート２３は入力信号０２に対しイン
バータの機能を示し、それぞれの出力信号０３，０４は
入力信号０２が“０”のとき“１″となり、入力信号０
２が“１”のとき“０”となり、ＴＴが出力されること
となる。この信号０３，０４はトランジスタ２４．２５
のゲート入力になり、信号０３，０４はさらに反転され
、出力端子ＯＵＴには入力信号０２と同相の出力信号０
５が得られる。また制御信号０１が“０”の時は、入力
信号０２にかかわらず２人力ＮＡＮＤゲート２２の出力
０３は、６１″レベル、２人力ＮＯＲゲート２３の出力
０４は″０″レベルとなり、トランジスタ２４．２５と
もにＯＦＦ状態となり、出力端子ＯＵＴに現われる出力
信号０５は、ハイインピーダンス状態（Ｈｉ−Ｚ）とな
る。
表 １
〔発明が解決しようとする課題〕
第３図に示した従来の出力バッファ回路は、トランジス
タ２４．２５のゲート入力信号を制御することにより３
ステードパ、ファの機能を実現しているが、これらのト
ランジスタ２４．２５への入力信号を制御する為の前段
の回路に多くの素子を必要とする。たとえば２人力ＮＡ
ＮＤゲートおよび２人力ＮＯＲゲートはそれぞれ第４図
および第５図に示されているように各々４個のＭＯＳト
ランジスタを要する。またインバータにＣ−ＭＯ８回路
を用いれば２個のＭＯＳ）ランジスタが必要となる。さ
らにこれらの論理回路を用いると、電源電位ｖＣＣと接
続電位ＧＮＤ間に複数のＭＯＳトランジスタが接続され
るため回路構成も複雑化し、レイアウト面積も大きくな
り集積化の大きな妨げとなっていた。
タ２４．２５のゲート入力信号を制御することにより３
ステードパ、ファの機能を実現しているが、これらのト
ランジスタ２４．２５への入力信号を制御する為の前段
の回路に多くの素子を必要とする。たとえば２人力ＮＡ
ＮＤゲートおよび２人力ＮＯＲゲートはそれぞれ第４図
および第５図に示されているように各々４個のＭＯＳト
ランジスタを要する。またインバータにＣ−ＭＯ８回路
を用いれば２個のＭＯＳ）ランジスタが必要となる。さ
らにこれらの論理回路を用いると、電源電位ｖＣＣと接
続電位ＧＮＤ間に複数のＭＯＳトランジスタが接続され
るため回路構成も複雑化し、レイアウト面積も大きくな
り集積化の大きな妨げとなっていた。
本発明の目的は、上記した欠点を除去し素子数が少なく
回路構成が簡単な出力バッファ回路を提供することにあ
る。
回路構成が簡単な出力バッファ回路を提供することにあ
る。
本発明の出力バッファ回路は第１の電位点と第１の接点
との間に接続され、ゲートに第１の端子が接続された一
導電型の第１のトランジスタと、前記第１の電位点と前
記第１の節点との間に接続され、ゲートに第２の端子が
接続された一導電型の第２のトランジスタと、前記第１
の節点と第２の節点との間に接続され、ゲートに前記第
１の端子が接続された逆導電型の第３のトランジスタと
、前記第２の節点と第２の電位点との間に接続され、ゲ
ートに前記第２の端子が接続された逆導電型の第４のト
ランジスタと、前記第１の端子と前記第２の節点との間
に接続され、ゲートに前記第２の端子が接続された一導
電型の第５のトランジスタと、前記第１の電位点と第３
の端子との間に接続され、ゲートに前記第１の節点が接
続された一導電型の第６のトランジスタと、前記第３の
端子と前記第２の電位点との間に接続され、ゲートに前
記第２の節点が接続された逆導電型の第７のトランジス
タとを有している。
との間に接続され、ゲートに第１の端子が接続された一
導電型の第１のトランジスタと、前記第１の電位点と前
記第１の節点との間に接続され、ゲートに第２の端子が
接続された一導電型の第２のトランジスタと、前記第１
の節点と第２の節点との間に接続され、ゲートに前記第
１の端子が接続された逆導電型の第３のトランジスタと
、前記第２の節点と第２の電位点との間に接続され、ゲ
ートに前記第２の端子が接続された逆導電型の第４のト
ランジスタと、前記第１の端子と前記第２の節点との間
に接続され、ゲートに前記第２の端子が接続された一導
電型の第５のトランジスタと、前記第１の電位点と第３
の端子との間に接続され、ゲートに前記第１の節点が接
続された一導電型の第６のトランジスタと、前記第３の
端子と前記第２の電位点との間に接続され、ゲートに前
記第２の節点が接続された逆導電型の第７のトランジス
タとを有している。
このような構成により、第１の端子に印加される信号が
“ｌｏｗ”” （“０″）レベル、つまり第３の端子か
らの出力が禁止されている場合には、第６，７のトラン
ジスタがＯＦＦとなり第１０端子に印加される信号が“
ｈｉｇｈ” （“１”）レベル、つまり第３の端子から
の出力が許可されている場合には、第２．４．５のトラ
ンジスタの導通状態は第２の端子に印加される信号に従
い、これらのトランジスタの導通により第６および７の
トランジスタの一方がＯＮ、他方がＯＦＦとなるように
制御される。
“ｌｏｗ”” （“０″）レベル、つまり第３の端子か
らの出力が禁止されている場合には、第６，７のトラン
ジスタがＯＦＦとなり第１０端子に印加される信号が“
ｈｉｇｈ” （“１”）レベル、つまり第３の端子から
の出力が許可されている場合には、第２．４．５のトラ
ンジスタの導通状態は第２の端子に印加される信号に従
い、これらのトランジスタの導通により第６および７の
トランジスタの一方がＯＮ、他方がＯＦＦとなるように
制御される。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示す回路図である。
電源電位ＶＣＣと接地電位ＧＮＤ間にＰチャンネルトラ
ンジスタｉ２．Ｎチャンネルトランジスタ１３および１
４からなる直列回路が接続され、Ｐチャンネルトランジ
スタ１２およびＮチャンネルトランジスタ１４のゲート
には共に入力端子ＩＮが接続される。またＰチャンネル
トランジスタ１２とＮチャンネルトランジスタ１３の接
続節点と電源電位Ｖ２Ｃ間には、Ｐチャンネルトランジ
スタ１２と並列にＰチャンネルトランジスタ１１が接続
され、そのゲートとＮチャンネルトランジスタ１３のゲ
ートは共に制御端子Ｃに接続される。
ンジスタｉ２．Ｎチャンネルトランジスタ１３および１
４からなる直列回路が接続され、Ｐチャンネルトランジ
スタ１２およびＮチャンネルトランジスタ１４のゲート
には共に入力端子ＩＮが接続される。またＰチャンネル
トランジスタ１２とＮチャンネルトランジスタ１３の接
続節点と電源電位Ｖ２Ｃ間には、Ｐチャンネルトランジ
スタ１２と並列にＰチャンネルトランジスタ１１が接続
され、そのゲートとＮチャンネルトランジスタ１３のゲ
ートは共に制御端子Ｃに接続される。
さらにＰチャンネルトランジスタ１２とＮチャンネルト
ランジスタ１３の接続節点は、Ｐチャンネルトランジス
タ１６のゲートに接続され、Ｎチャンネルトランジスタ
１３および１４間の接続節点はＮチャンネルトランジス
タ１７のゲートに接続される。Ｐチャンネルトランジス
タ１６とＮチャンネルトランジスタ１７とは電源電位ｖ
ＣＣと接地電位ＧＮＤ間に直列に接続され、その接続節
点は出力端子ＯＵＴに接続される。制御端子ＣとＮチャ
ンネルトランジスタ１３．１４間の接続節点間には、そ
れぞれソース・ドレインが接続され、ゲートが入力端子
ＩＮに接続さｈたＰチャンネルトランジスタ１５が設け
られている。
ランジスタ１３の接続節点は、Ｐチャンネルトランジス
タ１６のゲートに接続され、Ｎチャンネルトランジスタ
１３および１４間の接続節点はＮチャンネルトランジス
タ１７のゲートに接続される。Ｐチャンネルトランジス
タ１６とＮチャンネルトランジスタ１７とは電源電位ｖ
ＣＣと接地電位ＧＮＤ間に直列に接続され、その接続節
点は出力端子ＯＵＴに接続される。制御端子ＣとＮチャ
ンネルトランジスタ１３．１４間の接続節点間には、そ
れぞれソース・ドレインが接続され、ゲートが入力端子
ＩＮに接続さｈたＰチャンネルトランジスタ１５が設け
られている。
以下、この回路の動作の説明を行なう。
まず、制御信号０１が“１”レベルの場合、入力信号０
２を“０″レベルとすると、トランジスタ１１．１・４
ｆｔＯＦＦとなり、トラツクｌ’ｉ２゜１３．１５はＯ
Ｎとなるので出力０３，０４ともに″１″レベルが出力
され、トランジスタ１６はＯＦＦ、トランジスタ１７は
ＯＮとなるので出力端子ＯＵＴには“０”レベルの出力
信号０５が出力される。また、入力信号０２が“１″レ
ベルの場合、トランジスタ１１，１２．１５はＯＦＦ。
２を“０″レベルとすると、トランジスタ１１．１・４
ｆｔＯＦＦとなり、トラツクｌ’ｉ２゜１３．１５はＯ
Ｎとなるので出力０３，０４ともに″１″レベルが出力
され、トランジスタ１６はＯＦＦ、トランジスタ１７は
ＯＮとなるので出力端子ＯＵＴには“０”レベルの出力
信号０５が出力される。また、入力信号０２が“１″レ
ベルの場合、トランジスタ１１，１２．１５はＯＦＦ。
トランジスタ１３．１４はＯＮとなるので、出力０３．
０４ともに“０”レベルが出力し、トランジスタ１６は
ＯＮ、）ランジスタ１７はＯＦＦとなるので、出力端子
ＯＵＴには“１″レベルの出力信号０５が出力される。
０４ともに“０”レベルが出力し、トランジスタ１６は
ＯＮ、）ランジスタ１７はＯＦＦとなるので、出力端子
ＯＵＴには“１″レベルの出力信号０５が出力される。
次に、制御信号０１が“０”レベルの場合、入力信号０
２を“０″レベルとすると、トランジスタ１１．１２は
ＯＮ、）ランジスタ１３．１４はＯＦＦとなるので出力
０３には“１″レベルが出力される。また、トランジス
タ１５はＯＮとなり、出力０４には制御信号０１の一段
落ちの“０ルベルが出力され、トランジスタ１６．１７
ともにＯＦＦとなるので出力０５はハイインピーダンス
状態になる。また、入力信号０２が“１”レベルの場合
、トランジスタ１１．１４はＯＮ、）ランジスタ１２，
１３．１５はＯＦＦとなるので、出力０３には″１＃レ
ベル、０４には“０″レベルが出力される。そのためト
ランジスタ１６．１７はともにＯＦＦとなり、出力０５
はハイインピーダンス状態となる。
２を“０″レベルとすると、トランジスタ１１．１２は
ＯＮ、）ランジスタ１３．１４はＯＦＦとなるので出力
０３には“１″レベルが出力される。また、トランジス
タ１５はＯＮとなり、出力０４には制御信号０１の一段
落ちの“０ルベルが出力され、トランジスタ１６．１７
ともにＯＦＦとなるので出力０５はハイインピーダンス
状態になる。また、入力信号０２が“１”レベルの場合
、トランジスタ１１．１４はＯＮ、）ランジスタ１２，
１３．１５はＯＦＦとなるので、出力０３には″１＃レ
ベル、０４には“０″レベルが出力される。そのためト
ランジスタ１６．１７はともにＯＦＦとなり、出力０５
はハイインピーダンス状態となる。
以上、本発明の動作について述べたが、要約すれば制御
信号０１が“０”レベル、つまり出力が禁止されている
時には、トランジスタ１６．１７のゲートにそれぞれ“
１″、“０”が入力され、双方をＯＦＦとし、制御信号
０１が“１″レベル、つまり出力が許可されている時に
はトランジスタ１４がＯＮとなるか、トランジスタ１２
．１５がＯＮとなるかは、入力信号０２が“１″か“Ｏ
ｌルベルかで自動的に決まり、トランジスタ１６゜１７
のどちらか一方がＯＮとなり、出力が得られるというも
のである。したがって、本発明の回路は表１に示した従
来回路の動作と同じ動作を示す。
信号０１が“０”レベル、つまり出力が禁止されている
時には、トランジスタ１６．１７のゲートにそれぞれ“
１″、“０”が入力され、双方をＯＦＦとし、制御信号
０１が“１″レベル、つまり出力が許可されている時に
はトランジスタ１４がＯＮとなるか、トランジスタ１２
．１５がＯＮとなるかは、入力信号０２が“１″か“Ｏ
ｌルベルかで自動的に決まり、トランジスタ１６゜１７
のどちらか一方がＯＮとなり、出力が得られるというも
のである。したがって、本発明の回路は表１に示した従
来回路の動作と同じ動作を示す。
次に、本発明の第２の実施例を第２図に示す。
第１の実施例に示した出力バッファ回路によれば入力信
号０２が“０７レベル、制御信号０１が“０”レベルの
状態の時に、トランジスタ１５により出力０４には制御
信号Ｏ１の一段落ちの“０”レベルが供給されることに
なる。そのため、トランジスタ１７がＯＦＦからＯＮと
なる時に要する遅延時間が大きくなる。これを改善ずろ
ため、第２図に示すようにトランジスタ１５と並列にＮ
チャンネルトランジスタ１８を制御端子ＣトＮチャ゛／
ネルトランジスタ１３，１．４間の接続節点間に接続し
、ゲートには入力端子ＩＮへの入力信号０２の反転信号
がＰチャンネルトランジスタ１９およびＮチャンネルト
ランジスタ２０からなるインバータにより供給される。
号０２が“０７レベル、制御信号０１が“０”レベルの
状態の時に、トランジスタ１５により出力０４には制御
信号Ｏ１の一段落ちの“０”レベルが供給されることに
なる。そのため、トランジスタ１７がＯＦＦからＯＮと
なる時に要する遅延時間が大きくなる。これを改善ずろ
ため、第２図に示すようにトランジスタ１５と並列にＮ
チャンネルトランジスタ１８を制御端子ＣトＮチャ゛／
ネルトランジスタ１３，１．４間の接続節点間に接続し
、ゲートには入力端子ＩＮへの入力信号０２の反転信号
がＰチャンネルトランジスタ１９およびＮチャンネルト
ランジスタ２０からなるインバータにより供給される。
このような構成により、入力信号０２および制御信号０
１が共に“０″レベルの状態の時にトランジスタ１５お
よび１８は共にＯＮとなり出力０４のレベルの一段落ち
を防ぐことかできる１、 この場合、インバータに用い
られるトランジスタ１９および２０とＮチｔンネルトラ
ンジスタ】８の３素子が増加するが、従来に比べ、素子
数は依然として少なくすることができるばかりでなく、
動作速度を適正化することができる。
１が共に“０″レベルの状態の時にトランジスタ１５お
よび１８は共にＯＮとなり出力０４のレベルの一段落ち
を防ぐことかできる１、 この場合、インバータに用い
られるトランジスタ１９および２０とＮチｔンネルトラ
ンジスタ】８の３素子が増加するが、従来に比べ、素子
数は依然として少なくすることができるばかりでなく、
動作速度を適正化することができる。
ｒ発明の効果＝」
以上説明したように本発明は従来の回路が制御回路をイ
ンベータ、２人力ＮＡＮＤ及び２人力ＮＯＨによって構
成しており、この部分だけで１０素子を必要とし、占有
面積が大きくなるという欠点があったが、この制御回路
を従来以下の素子数によって実現１５、従来の回路より
本発明による回路の力が確実に占有面積が小さくなると
いう効果がある。また、素子数の減少に伴い回路構成を
簡略化することができる。
ンベータ、２人力ＮＡＮＤ及び２人力ＮＯＨによって構
成しており、この部分だけで１０素子を必要とし、占有
面積が大きくなるという欠点があったが、この制御回路
を従来以下の素子数によって実現１５、従来の回路より
本発明による回路の力が確実に占有面積が小さくなると
いう効果がある。また、素子数の減少に伴い回路構成を
簡略化することができる。
第１図は、本発明の第１の実施例の回路図、第２図は本
発明の第２の実施例の回路図、第３図は従来の論理ゲー
トを用いた３ステート出力バツフアの回路図、第４図は
一般的な２人力ＮＡＮＤゲートの詳細な回路図、第５図
は一般的な２人力ＮＯＲゲートの詳細な回路図である。 １１．１２，１５，１６，１９，２４．ＰＩ。 Ｐ２・・・・・・ＰチャンネルＭＯ８）ランジスタ、１
３゜１４、 １７． １８，２０，２５．Ｎｌ、Ｎ２・
・・・・・Ｎチャンネルトランジスタ、２１・・・・・
・インバータ、２２・・・・・・２人力ＮＡＮＤ、２３
・・・・・・２人力Ｎ０Ｒ５Ｏ１・・・・・・制御信号
、０２・・・・・・入力信号、０３，０４・・・・・・
出力、０５・・・・・・出力信号、Ｃ・・・・・・制御
端子、ＩＮ・・・・・・入力端子、ＯＵＴ・・・・・・
出力端子。 代理人 弁理上 内 原 晋 −朽１圀 筋２図 Ｖｃｃ Ｖｃｃ Ｖｃｃ 箭５
発明の第２の実施例の回路図、第３図は従来の論理ゲー
トを用いた３ステート出力バツフアの回路図、第４図は
一般的な２人力ＮＡＮＤゲートの詳細な回路図、第５図
は一般的な２人力ＮＯＲゲートの詳細な回路図である。 １１．１２，１５，１６，１９，２４．ＰＩ。 Ｐ２・・・・・・ＰチャンネルＭＯ８）ランジスタ、１
３゜１４、 １７． １８，２０，２５．Ｎｌ、Ｎ２・
・・・・・Ｎチャンネルトランジスタ、２１・・・・・
・インバータ、２２・・・・・・２人力ＮＡＮＤ、２３
・・・・・・２人力Ｎ０Ｒ５Ｏ１・・・・・・制御信号
、０２・・・・・・入力信号、０３，０４・・・・・・
出力、０５・・・・・・出力信号、Ｃ・・・・・・制御
端子、ＩＮ・・・・・・入力端子、ＯＵＴ・・・・・・
出力端子。 代理人 弁理上 内 原 晋 −朽１圀 筋２図 Ｖｃｃ Ｖｃｃ Ｖｃｃ 箭５
Claims (1)
- 第１の電位点と第１の節点との間に接続され、ゲートに
第１の端子が接続された一導電型の第１のトランジスタ
と、前記第１の電位点と前記第１の節点との間に接続さ
れ、ゲートに第２の端子が接続された一導電型の第２の
トランジスタと、前記第１の節点と第２の節点との間に
接続され、ゲートに前記第１の端子が接続された逆導電
型の第３のトランジスタと、前記第２の節点と第２の電
位点との間に接続され、ゲートに前記第２の端子が接続
された逆導電型の第４のトランジスタと、前記第１の端
子と前記第２の節点との間に接続され、ゲートに前記第
２の端子が接続された一導電型の第５のトランジスタと
、前記第１の電位点と第３の端子との間に接続され、ゲ
ートに前記第１の節点が接続された一導電型の第６のト
ランジスタと、前記第３の端子と前記第２の電位点との
間に接続され、ゲートに前記第２の節点が接続された逆
導電型の第７のトランジスタとを有することを特徴とす
る出力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63325239A JPH02170619A (ja) | 1988-12-22 | 1988-12-22 | 出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63325239A JPH02170619A (ja) | 1988-12-22 | 1988-12-22 | 出力バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02170619A true JPH02170619A (ja) | 1990-07-02 |
Family
ID=18174582
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63325239A Pending JPH02170619A (ja) | 1988-12-22 | 1988-12-22 | 出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02170619A (ja) |
-
1988
- 1988-12-22 JP JP63325239A patent/JPH02170619A/ja active Pending
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