JPH0217554A - キャッシュメモリ試験方式 - Google Patents
キャッシュメモリ試験方式Info
- Publication number
- JPH0217554A JPH0217554A JP63169811A JP16981188A JPH0217554A JP H0217554 A JPH0217554 A JP H0217554A JP 63169811 A JP63169811 A JP 63169811A JP 16981188 A JP16981188 A JP 16981188A JP H0217554 A JPH0217554 A JP H0217554A
- Authority
- JP
- Japan
- Prior art keywords
- test
- memory
- address
- cache memory
- storage means
- Prior art date
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- Pending
Links
- 238000012360 testing method Methods 0.000 title claims abstract description 62
- 238000006243 chemical reaction Methods 0.000 claims abstract description 7
- 238000010998 test method Methods 0.000 claims description 2
- 238000013500 data storage Methods 0.000 description 2
- 238000004364 calculation method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はキャッシュメモリ試験方式、特にコンピュータ
システムが運用体制になった後におけるキャッシュメモ
リ試験方式に関するものである。
システムが運用体制になった後におけるキャッシュメモ
リ試験方式に関するものである。
キャッシュメモリは、中央処理装置によって指定される
アドレスのいずれをも記憶できなければならない。従っ
て、キャッシュメモリあアドレス記憶部は、メインメモ
リの全アドレスを記憶する必要があり、従来、キャッシ
ュメモリのアドレス記憶部を十分試験するためには、非
常に大きなメインメモリを必要としている。
アドレスのいずれをも記憶できなければならない。従っ
て、キャッシュメモリあアドレス記憶部は、メインメモ
リの全アドレスを記憶する必要があり、従来、キャッシ
ュメモリのアドレス記憶部を十分試験するためには、非
常に大きなメインメモリを必要としている。
しかしコンピュータシステムが運用体制になった後では
、メインメモリにはオペレーティングシステムを始め、
破壊することのできないプログラムやデータを多く記憶
しているため、試験用に非常に多きなメモリ空間を充当
することは困難であり、使用可能なメモリ空間でのみ試
験を行っている。
、メインメモリにはオペレーティングシステムを始め、
破壊することのできないプログラムやデータを多く記憶
しているため、試験用に非常に多きなメモリ空間を充当
することは困難であり、使用可能なメモリ空間でのみ試
験を行っている。
上述した従来のキャッシュメモリ試験方式では、使用で
きるメモリ空間のサイズによってはアドレス記憶部を全
部アクセスできない場合がある。また、全部アクセスで
きたとしても限られた値しかセットできないため、部分
的な試験になるという欠点がある。
きるメモリ空間のサイズによってはアドレス記憶部を全
部アクセスできない場合がある。また、全部アクセスで
きたとしても限られた値しかセットできないため、部分
的な試験になるという欠点がある。
本発明のキャッシュメモリ試験方式は、キャッシュメモ
リ試験で使用する試験メモリアドレスの先頭を指定する
試験先頭アドレス記憶手段と、前記キャッシュメモリ試
験に充当できるメモリのサイズを指定する試験サイズ記
憶手段と、前記キャッシュメモリ試験のために実際に使
用する前記メモリのメモリアドレスの先頭を指定する使
用先頭アドレス記憶手段と、 これらの各記憶手段の内容から試験メモリアドレスを使
用メモリアドレスに変換するメモリアドレス変換機構を
設けたことを特徴とする。
リ試験で使用する試験メモリアドレスの先頭を指定する
試験先頭アドレス記憶手段と、前記キャッシュメモリ試
験に充当できるメモリのサイズを指定する試験サイズ記
憶手段と、前記キャッシュメモリ試験のために実際に使
用する前記メモリのメモリアドレスの先頭を指定する使
用先頭アドレス記憶手段と、 これらの各記憶手段の内容から試験メモリアドレスを使
用メモリアドレスに変換するメモリアドレス変換機構を
設けたことを特徴とする。
次に、本発明について図面を参照して説明する。
第１図を参照すると、本発明の一実施例は中央処理装置
１．メモリ２．試験先頭アドレス記憶手段３．試験サイ
ズ記憶手段４．使用先頭アドレス記憶手段５．メモリア
ドレス変換機構６およびキャッシュ７から構成されてい
る。
１．メモリ２．試験先頭アドレス記憶手段３．試験サイ
ズ記憶手段４．使用先頭アドレス記憶手段５．メモリア
ドレス変換機構６およびキャッシュ７から構成されてい
る。
まず、利用者は命令を用いて試験モードを設定した後、
試験プログラムから試験用命令により、試験先頭アドレ
ス記憶手段３．試験サイズ記憶手段４．使用先頭アドレ
ス記憶手段５にそれぞれ試験先頭アドレスＭｏ、試験サ
イズＳ、使用先頭アドレスＲｏを登録する。
試験プログラムから試験用命令により、試験先頭アドレ
ス記憶手段３．試験サイズ記憶手段４．使用先頭アドレ
ス記憶手段５にそれぞれ試験先頭アドレスＭｏ、試験サ
イズＳ、使用先頭アドレスＲｏを登録する。
試験先頭アドレスＭ、は、メモリ２のアドレスのうちで
アドレス記憶部７１に記憶して試験したいアドレスの先
頭アドレスであり、試験サイズＳはメモリ２のうちで試
験のために充当できるメモリサイズであり、使用先頭ア
ドレスＲ，はその先頭アドレスでる。
アドレス記憶部７１に記憶して試験したいアドレスの先
頭アドレスであり、試験サイズＳはメモリ２のうちで試
験のために充当できるメモリサイズであり、使用先頭ア
ドレスＲ，はその先頭アドレスでる。
次に、利用者は、キャッシュメモリ７のアドレス記憶部
を試験するために、試験メモリアドレスＭでメモリアク
セスを行う。
を試験するために、試験メモリアドレスＭでメモリアク
セスを行う。
試験メモリアドレスＭがメモリアドレス変換機構６に入
力されると、試験モードか否かを判定しく第２図のステ
ップ８）、試験モードならば８５Ｍ−Ｍ、≧０という条
件式から試験メモリアドレス範囲内か否かを判定しくス
テップ９）、その範囲内であればＲ＝Ｍ−Ｍ、 十Ｒ，
という計算式から使用メモリアドレスＲを求め（ステッ
プ１０）、この使用メモリアドレスＲでメモリ２をアク
セスする。
力されると、試験モードか否かを判定しく第２図のステ
ップ８）、試験モードならば８５Ｍ−Ｍ、≧０という条
件式から試験メモリアドレス範囲内か否かを判定しくス
テップ９）、その範囲内であればＲ＝Ｍ−Ｍ、 十Ｒ，
という計算式から使用メモリアドレスＲを求め（ステッ
プ１０）、この使用メモリアドレスＲでメモリ２をアク
セスする。
また、ステップ８において試験モードでない（標準モー
ド）とき、またはステップ９において試験範囲外である
ときには、メモリアドレス変換（ステップ１０）この使
用メモリアドレスＲでメモリ２をアクセスする。
ド）とき、またはステップ９において試験範囲外である
ときには、メモリアドレス変換（ステップ１０）この使
用メモリアドレスＲでメモリ２をアクセスする。
また、ステップ８において試験モードでない（標準モー
ド）とき、またはステップ９において試験範囲外である
ときには、メモリ・アドレス変換（ステップ１０）を行
うことなく処理を終了する。
ド）とき、またはステップ９において試験範囲外である
ときには、メモリ・アドレス変換（ステップ１０）を行
うことなく処理を終了する。
いま、例えばメモリ２のサイズを１００００とし、試験
サイズＳ＝１０００、使用先頭アドレスＲ，＝Ｏとする
と、試験先頭アドレスＭＯ＝０に設定して先ず試験メモ
リアドレスＭ＝Ｏ〜１０００、次いでＭ。＝ｉｏｏｏに
設定してＭ＝１０００〜２０００、さらにＭＯ＝２００
０に設定してＭ＝２０００〜３０００・・・というよう
に１０回繰り返すことにより、いずれも使用メモリアド
レスＲとしては０〜１０００のみによって、メモリ２の
全域をアドレス試験部７１に記憶させて試験できること
になる。
サイズＳ＝１０００、使用先頭アドレスＲ，＝Ｏとする
と、試験先頭アドレスＭＯ＝０に設定して先ず試験メモ
リアドレスＭ＝Ｏ〜１０００、次いでＭ。＝ｉｏｏｏに
設定してＭ＝１０００〜２０００、さらにＭＯ＝２００
０に設定してＭ＝２０００〜３０００・・・というよう
に１０回繰り返すことにより、いずれも使用メモリアド
レスＲとしては０〜１０００のみによって、メモリ２の
全域をアドレス試験部７１に記憶させて試験できること
になる。
以上説明したように本発明は、試験モードにおいてメモ
リアクセスしたとき、そのアドレスが試験メモリアドレ
ス範囲内である場合は、指定したパラメータに従って、
使用メモリアドレスに変換されてメモリアクセスを行う
構成としたため、以下の効果がある。
リアクセスしたとき、そのアドレスが試験メモリアドレ
ス範囲内である場合は、指定したパラメータに従って、
使用メモリアドレスに変換されてメモリアクセスを行う
構成としたため、以下の効果がある。
■キャッシュの試験メモリアドレスに対応するメモリが
実装されていなくても、任意の値をアドレス記憶部に登
録して試験を行うことができる。
実装されていなくても、任意の値をアドレス記憶部に登
録して試験を行うことができる。
■キャッシュの試験メモリアドレス番こ対応するメモリ
が実装されていなくても、データ記憶部とメモリにデー
タを登録して試験を行うことができる。
が実装されていなくても、データ記憶部とメモリにデー
タを登録して試験を行うことができる。
第１図は本発明の一実施例を示す構成図であり、第２図
は第１図のメモリアドレス変換機構の流れ図である。 １・・・中央処理装置、２・・・メモリ、３・・・試験
先頭アドレス記憶手段、４・・・試験サイズ記憶手段、
５・・・使用先頭アドレス記憶手段、６・・・メモリア
ドレス変換機構、７・・・キャッシュ、７１・・・アド
レス記憶部、７２・・・データ記憶部。
は第１図のメモリアドレス変換機構の流れ図である。 １・・・中央処理装置、２・・・メモリ、３・・・試験
先頭アドレス記憶手段、４・・・試験サイズ記憶手段、
５・・・使用先頭アドレス記憶手段、６・・・メモリア
ドレス変換機構、７・・・キャッシュ、７１・・・アド
レス記憶部、７２・・・データ記憶部。
Claims (1)
- 【特許請求の範囲】 キャッシュメモリ試験で使用する試験メモリアドレスの
先頭を指定する試験先頭アドレス記憶手段と、 前記キャッシュメモリ試験に充当できるメモリのサイズ
を指定する試験サイズ記憶手段と、前記キャッシュメモ
リ試験のために実際に使用する前記メモリのメモリアド
レスの先頭を指定する使用先頭アドレス記憶手段と、 これらの各記憶手段の内容から試験メモリアドレスを使
用メモリアドレスに変換するメモリアドレス変換機構を
設けたことを特徴とするキャッシュメモリ試験方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63169811A JPH0217554A (ja) | 1988-07-06 | 1988-07-06 | キャッシュメモリ試験方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63169811A JPH0217554A (ja) | 1988-07-06 | 1988-07-06 | キャッシュメモリ試験方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0217554A true JPH0217554A (ja) | 1990-01-22 |
Family
ID=15893339
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63169811A Pending JPH0217554A (ja) | 1988-07-06 | 1988-07-06 | キャッシュメモリ試験方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0217554A (ja) |
-
1988
- 1988-07-06 JP JP63169811A patent/JPH0217554A/ja active Pending
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