JPH01260552A - 仮想記憶制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、電子計算機の仮想記憶制御装置に関する。

（従来の技術） 電子計算機において、限りのある主記憶装置の実記憶空
間にとられれることなくプログラム等を作成するために
、仮想的な記憶空間を設定し、この仮想的な記憶空間上
でプログラムを作成する手法が用いられる。これは、一
般に仮想記憶方式と呼ばれるもので、主記憶空間と仮想
的な記憶空間との間を所定のアドレス変換を行なって対
応付け、あたかも実記憶空間が広がったかのように電子
計算機を使用することができる。

さて、このような仮想記憶方式を採用する電子計算機に
おいて、そのアドレス変換には次のような仮想記憶制御
装置か用いられる。

第２図に、従来の仮想記憶制御装置の構成図を示す。

図の装置は、論理アドレスレジスタ１と、マツピングメ
モリ２と、テーブルメモリ３と、仮想アドレスレジスタ
４と、比較手段５と、物理アドレスレジスタ６とがら構
成されている。

この装置は、論理アドレスレジスタ１に変換すべき論理
アドレスを受入れ、最終的に物理アドレスレジスタ６に
アドレス変換処理後の物理アドレスを格納するよう動作
する回路である。

論理アドレスレジスタ１は、論理ページアドレス７とペ
ージ内アドレス８とがら構成された論理アドレスを格納
するレジスタである。さらに論理ページアドレス７は、
マツプアドレス９と、１次アドレス１０と、テーブルア
ドレス１１とがら構成されている。

このマツプアドレス９は、マツピングメモリの参照位置
を示したアドレスである。テーブルアドレス１１は、テ
ーブルメモリ３の参照位置を示したアドレスである。１
次アドレス１０は、論理ページアドレス７のマツプアド
レス９及びテーブルアドレス１１を外した部分のアドレ
スである。

マツピングメモリ２は、論理アドレスを仮想空間上に拡
張するためマツピングアドレス１６を格納するメモリで
ある。

テーブルメモリ３（トランスレーション・ルックアサイ
ド・バッファ）は、仮想ページアドレス１３と物理ペー
ジアドレス１４の対応関係を格納するメモリである。こ
のテーブルメモリ３は、所定の位置を読み出せば仮想ペ
ージアドレス１３とこれに対応する物理ページアドレス
１４を読み出せるようになっている。

仮想アドレスレジスタ４は、仮想ページアドレス１５と
ページ内アドレス８とがら構成された仮想アドレスを格
納するレジスタである。さらに仮想ページアドレス１５
は、マツピングアドレス１６と２次アドレス１７とがら
構成されている。

２次アドレス１７は、論理アドレスレジスタ１の１次ア
ドレス１０とテーブルアドレス１１により構成されてい
る。

比較手段５は、テーブルメモリ３の仮想ページアドレス
１３と、仮想アドレスレジスタ４の仮想ページアドレス
１５とを比較する回路である。

物理アドレスレジスタ６は、物理ページアドレス１４と
ページ内アドレス８とがら構成される出刃物理アドレス
を格納するレジスタである。

以上の構成の装置は、図示しないプロセッサ等により・
制御されて動作する。

ここで第２図に示した装置の具体的な動作を、第３図を
用いて説明する。

第３図は、第２図に示した従来の仮想記憶制御装置の動
作を示すフローチャートである。

マツピングメモリ２及びテーブルメモリ３には、予め先
に説明したマツピングアドレス１６及び仮想ページアド
レス１３と物理ページアドレス１４とを格納しておく。

まず、装置の論理アドレスレジスタ１にア］・レス変換
処理をされるべき論理アドレスか格納される（ステップ
Ｓ　］、　）。次に、この論理アドレスレジスタｌの論
理ページアドレス７からマツプアドレス９を抽出する（
ステップＳ２）。ステップＳ２で抽出したマツプアドレ
ス９に基づいて、マツピングメモリ２中の該当するマツ
ピングアドレス１６を参照する（ステップＳ３）。ステ
ップＳ３において参照したマツピングアドレス１６を、
仮想アドレスレジスタ４に転送しくステップＳ４）、仮
想アドレスレジスタ４に、論理ページアドレス７の１次
アドレス１０とテーブルアドレス１１とがら構成される
２次アドレス１７を転送する（ステップＳ５）。そして
、仮想アドレスレジスタ４の仮想ページアドレス１５を
比較手段５に入力する（ステップＳ６）。

一方、これらステップ８２〜Ｓ６と平行して、論理アド
レスレジスタｌの論理ページアドレス７からチーフルア
ドレス１１を抽出しくステップＳ７）、このテーブルア
ドレス１１に基づいて、テーブルメモリ３中の該当する
仮想ページアドレス１３を参照する（ステップＳ８）。

そして、ステップＳ８において参照した仮想アドレス１
３を、比較手段５に人力する（ステップＳ９）。

比較手段５は、上記ステップＳ６と８９の結果、仮想ア
ドレス変換処理４から入力した仮想ページアドレス１５
と、テーブルメモリ３から入力した仮想ページアドレス
１３とを比較する（ステップ５１０）。この比較により
一致という結果が出たならば、物理アドレスレジスタ６
に、テーブルメモリ３から物理ページアドレス１４を、
仮想アドレスレジスタ４からページ内アドレス８を転送
して出刃物理アドレスを作成する（ステップ５１１）。

これに対して、ステップＳ、１．０において不一致とい
う結果が出たならば、プロセッサは図示しないアドレス
変換テーブルを参照して出刃物理７１〜レスを割り出す
ための別処理を実行する（ステップ５１２）。

以上の流れにより、論理アドレスを出刃物理アドレスに
変換する。

このステップ８１〜Ｓｌｌまでの処理は、論理アドレス
レジスタｌに新たな論理アドレスか格納されるたびに順
次繰返される。

（発明が解決しようとする課題） ところで、以上第２図及び第３図において説明したよう
に、従来の装置では、論理アドレスから出刃物理アドレ
スへとアドレス変換する場合、新たな論理アドレスが論
理アドレスレジスタ１に格納されるたびに、マツピング
メモリ２やテーブルメモリ３を参照しなければならない
。また、仮想アドレスレジスタ４の仮想ページアドレス
１５とテーブルメモリ３の仮想ページアドレス１３との
比較もその都度行なわなければならなかった。

このように、マツピングメモリ２やテーブルメモリ３の
参照や、仮想ページアドレス１３と仮想ページアドレス
１５との比較を、論理アドレスレジスタ１の内容が変わ
る都度行なうことは、多くの処理時間を要し、計算機の
負担も増大し、アドレス変換処理の高速化の妨げになっ
ていた。

本発明は以上の点に着目してなされたもので、参照や比
較動作を減少させてアドレス変換処理の高速化を図った
仮想記憶制御装置を提供することを目的とするものであ
る。

（課題を解決するための手段） 本発明の仮想記憶制御装置は、論理ページアドレスとそ
のページ内アドレスとを格納する論理アドレスレジスタ
と、仮想空間上での論理ページの配置を示すマツピング
アドレスを格納するマツピングメモリと、仮想ページア
ドレスと物理ページアドレスとの対応関係を照合するテ
ーブルを格納するテーブルメモリと、前記論理ページア
ドレスを用いて前記マツピングメモリを参照して得られ
た仮想ページアドレスと前記ページ内アドレスとを一時
格納する仮想アドレスレジスタと、前記仮想アドレスレ
ジスタ中の前記仮想ページアドレスと前記テーブルメモ
リ中の対応する仮想ペーシアドレスとを比較する第１の
比較手段と、この第１の比較手段の比較結果に基づいて
前記物理ページアドレスと前記ページ内アドレスとを受
入れ格納する第１の物理アドレスレジスタとを有し、前
記論理アドレスレジスタの内容に基づいて得られた前記
仮想アドレスレジスタの仮想ページアドレスと、前記テ
ーブルメモリ中の対応する仮想ページアドレスとが一致
した場合、前記テーブルメモリ中の物理ページアドレス
と、前記仮想アドレスレジスタ中のページ内アドレスと
を前記物理アドレスレジスタに格納して出刃物理アドレ
スを得るアドレス変換処理を順次繰返すものにおいて、
直前のアドレス変換処理に使用した論理ページアドレス
と、直前のアドレス変換処理に使用した物理ページアド
レスと、これらのアドレスの有効性を表示する有効フラ
グとを格納する直前アドレスレジスタと、前記有効フラ
グか有効な場合のみ、新たな処理を実行する場合の新た
な論理ページアドレスと前記直前の論理ページアドレス
とを比較する第２の比較手段と、この第２の比較手段の
比較結果に基づいて前記直前の物理ページアドレスと新
たなページ内アドレスとを格納する第２の物理アドレス
レジスタを設け、前記新たな処理に使用する論理ページ
アドレスと、前記直前アドレスレジスタに格納した直前
の論理ページアドレスとを比較して両者が一致した場合
に、前記第２の物理アドレスレジスタの内容に基づいて
前記出刃物理アドレスを得るものである。

（作用） アドレス変換されるべき論理アドレスのうち、論理ペー
ジアドレスは、そのページか変わらない限り不変である
。即ち、同一ページ内のアドレスか論理アドレスに順次
格納されアドレス変換要求された場合、最初のアドレス
変換により論理ページアドレスに対応する物理ページア
ドレスが得られれば、その後は、その物理ページアドレ
スを使用し、ページ内アドレスだけを入れ替えれば直ち
にアドレス変換を行なうことができる。

この場合、マツピングメモリもテーブルメモリも参照不
要である。

本発明の装置はそのために直前アドレスレジスタに直前
論理ページアドレスを格納し、新たな論理ページアドレ
スと直前論理ページアドレスとが一致した場合、直前物
理ページアドレスをその゛まま出力□物理アドレスの一
部としている。

なお、直前の処理が無効の場合、例えば装置の立ち上げ
時やテーブルアドレスの無効化時さらにマツピングメモ
リの内容の書換え時などは、その利用が不可能なので、
その判断のために有効フラグを設定しぞいる。

（実施例） 第１図は、本発明の仮想記憶制御装置の構成図である。

図ｄ装置は、論理アドレスレジスタ２１と、マツピング
メ干り２２と、テーブルメ干り２３と、仮想アドレスレ
ジスタ２４と、第１の比較手段２５と、第１の物理アド
レス変換処理２６と、直前アドレス変換処理２７と、第
２の比較手段２８と、第２の物理アドレスレジスタ２９
とがら構成されている。

論理アｉ・レスレジスタ２１は、論理ページアドレス３
１とページ内アドレス３２とがら構成された論理アドレ
スを格納するレジスタである。さらに論理ページアドレ
ノ３１は、マツプアドレス３３と、１次アドレス３４と
、テーブルアドレス３５とがら構成されている。

マツピングメモリ２２は、マツピングアドレス３６を格
納するメモリである。

テーブルメモリ２３は、仮想ページアドレス３７と物理
ページアドレス３８との対応関係を格納するメモリであ
る。

仮想アドレスレジスタ２４は、仮想ページアドレス３９
とページ内アドレス３２とがら構成された仮想アドレス
を格納するレジスタである。

さらに仮想ページアドレス３つは、マツピングアドレス
３６と２次アドレス４０とがら構成されている。

第１の比較手段２５は、テーブルメモリ２３の仮想ペー
ジアドレス３７と、仮想アドレスレジスタ２４の仮想ペ
ージアドレス３９とを比較する回路である。

第１の物理アドレスレジスタ２６は、物理ページアドレ
ス３８とページ内アドレス３２とがら構成される出刃物
理アドレスを格納するレジスタである。

以上の構成は、第２図に示したものと同様である。

本発明においては、直前アドレスレジスタ２７と、第２
の比較手段２８と、第２の物理アドレスレジスタ２つと
が新たに加えられている。

直前アドレスレジスタ２７は、有効フラグ４１と直前論
理ページアドレス４２と、直前物理アドレス４３とを格
納するレジスタである。

ここで直前論理ページアドレス４２及び直前物理ページ
アドレス４３は、論理アドレスから出刃物理アドレスへ
の変換か繰返された場合、直前（例えば１回前）の論理
ページアドレス３１及び物理ページアドレス３８のこと
をいう。即ち、論理アドレスから出刃物理アドレスへの
アドレス変換処理か１回終了するたびに、直前アドレス
レジスタ２７に、論理ページアドレス３１が直前論理ペ
ージア［・レス４２として、更に、物理ページアドレス
３８か直前物理ページアドレス４３として格納される。

有効フラグ４１は、直前アドレスレジスタ２７に格納さ
れた直前論理ページアドレス４２及び直前物理ページア
ドレス４３を用いてアドレス変換処理を行なえる有効状
態と、アドレス変換処置を行なうことのできない無効状
態とを示すフラグである。

第２の比較手段２８は、論理アドレスレジスタ２１の論
理ページアドレス３１と、直前論理ページレジスタ２７
の直前論理ページアドレス４２とを比較する回路である
。

第２の物理アドレスレジスタ２９は、直前アドレスレジ
スタ２７の直前物理ページアドレス４３とページ内アド
レス３２とがら構成される、いわゆる出刃物理アドレス
を格納するレジスタである。

ここで直前論理ページアドレス４２及び直前物理ページ
アドレス４３とは、論理アドレスを出刃物理アドレスに
変換する処理か繰返し行なわれた場合の、直前（例えば
１回前）の論理ページアドレス３１及び物理ページアド
レス３８のことをいう。

以上の構成の装置は、図示しないプロセッサ等により制
御されて動作する。

ここで第１図に示した装置の動作を、第４図を用いて説
明する。

第４図は、本発明の仮想記憶制御装置の動作を示すフロ
ーチャートである。

マツピングメモリ２２及びテーブルメモリ２３には、先
に説明した要領でマツピングアドレス３６及び仮想ペー
ジアドレス３７と物理ページアドレス３８か格納されて
いる。

ここで、まず装置の論理アドレスレジスタ２１に論理ア
ドレスが格納される（ステップ５２１）。次に、直前ア
ドレスレジスタ２７の有効フラグ４１を確認する（ステ
ップ５２２）。初めてアドレス変換処理を実行するよう
な場合、この有効フラグ４１が無効状態を示しているこ
とは先に述へた。よって、有効フラグ４１が無効状態（
例えば０′″）？示していた場合、第３図において説明
した従来と同様の処理を行なう（ステップ３２３〜５３
２）。そしてステップＳ３２において、第１′の物理ア
ドレスレジスタ２６を用いて物理アドレスを作成した後
、直前レジスタ２７に論理ページアドレス３１と物理ペ
ージアドレス３８を転送する（ステップ５３７）。一方
、ステップＳ２２において有効フラグ４１が有効状態（
例えば１゛′）を示していた場合、即ち、直前アドレス
レジスタ２７が有効であった場合には、ステップ３３３
及びステップＳ３４を平行に実行する。ステップＳ３３
ては、直前アドレスレジスタ２７に格納された直前論理
ページアＩ〜レス４２を第２の比較手段２８に人力し、
ステップＳ３５に移る。ステップＳ３４ては、論理アド
レスレジスタ２１の論理ページアドレス３１を−２の比
較手段２８に人力し、ステップＳ３’５に移る。

そして、第２の比較手段２８により直前輪理ページアＦ
レス４２と論理ページアドレス３１とを比較する（ステ
ップ５３５）。不一致の場合、即ち新たな論理ページア
ドレス３１は、直前論理ページアドレス４２と相違し直
前物理ページアドレス４３を利用できない場合には、ス
テップ゛　Ｓ２２の無効判定部分に移る。一致の場合、
即ち、直前物理ページアドレス４３を利用できる場合に
は、ステップＳ３６に移る。

ステップＳ３６では、第２の物理アドレスレジスタ２９
に、直前物理ページアドレス４３及びページ内アドレス
３２を転送し、出刃物理アドレスを作成した後、その内
容を第１の物理アドレスレジスタに転送してステップＳ
３７に移る。ステップ８３７では、直前アドレスレジス
タ２７に論理ページアドレス３１と物理ページアドレス
３８を転送する（ステップ５３７）。

以上の流れにより、論理アドレスを出刃物理アドレスに
変換する。

本発明は、以上の実施例に限定されない。

上記実施例では、出刃物理アドレスを第１の物理アドレ
スレジスタ２６からのみ得るようにし、第２の物理アド
レスレジスタに格納されたものは、−旦第１の物理アド
レスレジスタに転送するように説明したか、図示しない
選択回路において第２の物理アドレスレジスタ２９が有
効の場合には、直接第２の物理アドレスレジスタ２９か
ら出刃物理アドレスを得るようにしてもよい。

また、上記各回路ブロックは、同一の機能を有する回路
ブロックに適宜置き換えても差し支えなく、フローチャ
ートの処理手順も必要に応じて適宜変更しても差し支え
ない。

（発明の効果） 以上の構成の本発明の仮想記憶制御装置は、新たな論理
ア１ヘレスか論理アドレスレジスタ２１に格納された場
合に、直前にアドレス変換処理して得られた物理ページ
アドレスを利用することができるので、マツピングメモ
リ２２やテーブルメモリ２３を参照する場合を減少させ
ることができる。これによって、その処理か簡略化され
、アドレス変換処理をより高速化させることができる。

【図面の簡単な説明】

第１図は本発明の仮想記憶制御装置の構成図、第２図は
従来の仮想記憶制御装置の構成図、第３図は従来の仮想
記憶制御装置の動作を示すフローチャート、第４図は本
発明の仮想記憶制御装置の動作を示すフローチャートで
ある。 ２１・・・論理アドレスレジスタ、 ２２・・・マツピングメモリ、 ２３・・・テーブルメモリ、 ２４・・・仮想アドレスレジスタ、 ２５・・・第１の比較手段、　　　ヲ ２６・・・第１の物理アドレスレジスタ、２７・・・直
前アドレスレジスタ、 ２８・・・第２の比較手段、 ２９・・・第２の物理アドレスレジスタ。 特許出願人　沖電気工業株式会社

Claims (1)

1. 【特許請求の範囲】 論理ページアドレスとそのページ内アドレスとを格納す
   る論理アドレスレジスタと、 仮想空間上での論理ページの配置を示すマツピングアド
   レスを格納するマッピングメモリと、仮想ページアドレ
   スと物理ページアドレスとの対応関係を照合するテーブ
   ルを格納するテーブルメモリと、 前記論理ページアドレスを用いて前記マツピングメモリ
   を参照して得られた仮想ページアドレスと前記ページ内
   アドレスとを一時格納する仮想アドレスレジスタと、 前記仮想アドレスレジスタ中の前記仮想ページアドレス
   と前記テーブルメモリ中の対応する仮想ページアドレス
   とを比較する第１の比較手段と、この第１の比較手段の
   比較結果に基づいて前記物理ページアドレスと前記ペー
   ジ内アドレスとを受入れ格納する第１の物理アドレスレ
   ジスタとを有し、 前記論理アドレスレジスタの内容に基づいて得られた前
   記仮想アドレスレジスタの仮想ページアドレスと、前記
   テーブルメモリ中の対応する仮想ページアドレスとが一
   致した場合、 前記テーブルメモリ中の物理ページアドレスと、前記仮
   想アドレスレジスタ中のページ内アドレスとを前記物理
   アドレスレジスタに格納して出刃物理アドレスを得るア
   ドレス変換処理を順次繰返すものにおいて、 直前のアドレス変換処理に使用した論理ページアドレス
   と、直前のアドレス変換処理に使用した物理ページアド
   レスと、これらのアドレスの有効性を表示する有効フラ
   グとを格納する直前アドレスレジスタと、 前記有効フラグが有効な場合のみ、新たな処理を実行す
   る場合の新たな論理ページアドレスと前記直前の論理ペ
   ージアドレスとを比較する第２の比較手段と、 この第２の比較手段の比較結果に基づいて前記直前の物
   理ページアドレスと新たなページ内アドレスとを格納す
   る第２の物理アドレスレジスタを設け、 前記新たな処理に使用する論理ページアドレスと、前記
   直前アドレスレジスタに格納した直前の論理ページアド
   レスとを比較して両者が一致した場合に、 前記第２の物理アドレスレジスタの内容に基づいて前記
   出力物理アドレスを得ることを特徴をする仮想記憶制御
   装置。