JPS594783B2 - カソウキオクホウシキノジヨウホウシヨリソウチ - Google Patents
カソウキオクホウシキノジヨウホウシヨリソウチInfo
- Publication number
- JPS594783B2 JPS594783B2 JP50110960A JP11096075A JPS594783B2 JP S594783 B2 JPS594783 B2 JP S594783B2 JP 50110960 A JP50110960 A JP 50110960A JP 11096075 A JP11096075 A JP 11096075A JP S594783 B2 JPS594783 B2 JP S594783B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- logical address
- bits
- mode
- logical
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Executing Machine-Instructions (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】
本発明は仮想記憶方式を採用した情報処理装置に関する
。
。
仮想記憶方式を採用した情報処理装置においては、プロ
グラムが指定した命◆、オペランドの番地を仮想メモリ
上の番地（論理アドレス）とみなし、該論理アドレスを
予じめ用意されたアドレス変換テーブルを用いて実アド
レスに変換し、該実アドレスで主記憶装置をアクセスす
る。
グラムが指定した命◆、オペランドの番地を仮想メモリ
上の番地（論理アドレス）とみなし、該論理アドレスを
予じめ用意されたアドレス変換テーブルを用いて実アド
レスに変換し、該実アドレスで主記憶装置をアクセスす
る。
この場合、処理装置から与えられる論理アドレスをその
都度変換テーブルを用いて実アドレスに変換したのでは
主記憶装置へのアクセスが遅くなるので、しばしば使用
される論理アドレスと実アドレスの対を格納するアドレ
ス変換バッファ（ＴＬＢ）を設けるのが普通である。一
方、ソフトウェアの面から考えると、プログラムは、よ
り大きな論理アドレスを必要とする傾向にあり、現在一
般的に使用されている論理アドレス２４ビットがたりな
くなりつつある。
都度変換テーブルを用いて実アドレスに変換したのでは
主記憶装置へのアクセスが遅くなるので、しばしば使用
される論理アドレスと実アドレスの対を格納するアドレ
ス変換バッファ（ＴＬＢ）を設けるのが普通である。一
方、ソフトウェアの面から考えると、プログラムは、よ
り大きな論理アドレスを必要とする傾向にあり、現在一
般的に使用されている論理アドレス２４ビットがたりな
くなりつつある。
つまり、論理アドレスがより大きくなる方向で、可変に
なることが考えられ、いくつかの論理アドレスモードが
混在可能な処理装置が必要となる。本発明の目的は、論
理アドレスの大きさに対応したモードを設け、各モード
の混在を許すことができる仮想記憶方式を採用した情報
処理装置を提供することである。
なることが考えられ、いくつかの論理アドレスモードが
混在可能な処理装置が必要となる。本発明の目的は、論
理アドレスの大きさに対応したモードを設け、各モード
の混在を許すことができる仮想記憶方式を採用した情報
処理装置を提供することである。
以下、図示の実施例により本発明の内容を詳述する。
第１図において、１は主記憶装置参照アドレスをカセッ
トするレジスタで、処理装置がアドレス変換モードの場
合は論理アドレスをセットする。便宜上、以下では上記
の参照アドレスは最大３２ビットの０〜３１のビット構
成（３２ビットアドレスモード）を有するものとし、３
２ビットアドレスモードと、２４ビットアドレスモード
とが混在した場合について説明する。アドレス変換モー
ドの場合、０〜３１ビットをレジスタ１にセットして、
そのうち０〜２０ビットでＴＬＢ２の参照を行なう。
トするレジスタで、処理装置がアドレス変換モードの場
合は論理アドレスをセットする。便宜上、以下では上記
の参照アドレスは最大３２ビットの０〜３１のビット構
成（３２ビットアドレスモード）を有するものとし、３
２ビットアドレスモードと、２４ビットアドレスモード
とが混在した場合について説明する。アドレス変換モー
ドの場合、０〜３１ビットをレジスタ１にセットして、
そのうち０〜２０ビットでＴＬＢ２の参照を行なう。
なお、２１〜３１ビットは論理アドレスと実アドレスの
共通部で、これが主記憶装置の所定ブロック（この例で
は２ＫＢ）内アドレスに対応する。２はアドレス変換バ
ッファ（ＴＬＢ）である。
共通部で、これが主記憶装置の所定ブロック（この例で
は２ＫＢ）内アドレスに対応する。２はアドレス変換バ
ッファ（ＴＬＢ）である。
図示の例の場合、このアドレス変換バツフア２は６４個
レジスタプロツクに分割され、それらの各レジスタプロ
ツクはレジスタ１にセツトされる１５〜２０ビツトで指
定される。ＴＬＢ２の各プロツクは、それぞれＴＬＢＶ
エリア、ＴＬＢＲエリア、その他の必要なエリアからな
り、ＴＬＢエリアは論理アドレスの０〜１４ビツトを、
ＴＬＢＲエリアはそれに対応する実アドレスのＯ〜２０
ビツトを含んでいる。このＴＬＢ２の各プロツクにより
、主記憶装置における２ＫＢエリア対応の論理アドレス
と実アドレスの対を参照することになる。３，４は比較
回路で、それぞれ、レジスタ１、ＴＬＢのＯ〜７ビツト
、８〜１４ビツトを人力としている。
レジスタプロツクに分割され、それらの各レジスタプロ
ツクはレジスタ１にセツトされる１５〜２０ビツトで指
定される。ＴＬＢ２の各プロツクは、それぞれＴＬＢＶ
エリア、ＴＬＢＲエリア、その他の必要なエリアからな
り、ＴＬＢエリアは論理アドレスの０〜１４ビツトを、
ＴＬＢＲエリアはそれに対応する実アドレスのＯ〜２０
ビツトを含んでいる。このＴＬＢ２の各プロツクにより
、主記憶装置における２ＫＢエリア対応の論理アドレス
と実アドレスの対を参照することになる。３，４は比較
回路で、それぞれ、レジスタ１、ＴＬＢのＯ〜７ビツト
、８〜１４ビツトを人力としている。
５は特殊なアンド回路であり、比較回路３，４を入力と
している。
している。
アンド回路５は、制御信号によつて両入力のアンドを取
るか、あるいは、一比較回路４の結果をそのまま出すか
が制御される。この制御信号は２４ビツトアドレスモー
ドか３２ビツトアドレスモードかを選択するための制御
信号である。６は実際に主記憶装置をアクセスするため
の実アドレスレジスタである。
るか、あるいは、一比較回路４の結果をそのまま出すか
が制御される。この制御信号は２４ビツトアドレスモー
ドか３２ビツトアドレスモードかを選択するための制御
信号である。６は実際に主記憶装置をアクセスするため
の実アドレスレジスタである。
次に第１図の動作を詳述する。
処理装置で主記憶装置に対するアクセス要求が生じると
、メモリ参照アドレスは主記憶装置へアクセスされる前
にレジスタ１にセツトされて、そのビツト１５〜２０の
内容によりＴＬＢ２の対応するプロツクがアクセスされ
、該当プロツクに登録されているＴＬＢ，ＴＬＢＲ等の
内容が読み出される。読み出されたＴＬＢＶの０〜７ビ
ツトとレジスタ１のＯ〜７ビツトが比較回路３で比較さ
れ、ＴＬＢの８〜１４ビツトとレジスタ１の８〜１４ビ
ツトが比較回路４で比較される。容易に理解されるよう
に、この両者の比較が共に一致した場合、レジスタ１に
セツトされたメモリ参照アドレスがＴＬＢ２に登録され
ていることを意味し、一致信号（ＩｎＴＬＢ）がアンド
回路５から出されるとともに、対応したＴＬＢＲの内容
（実アドレス）がアドレスレジスタ６のＯ〜２０ビツト
にセツトされる。３２ビツトアドレスモードの場合は、
上記の方法で実アドレスを求めればよいが、２４ビツト
モードの場合、レジスタ１にセツトされたＯ〜７は意味
のないビツトであり、何かがセツトされるかは不明確で
あり、３２ビツトアドレスモードと同じアドレス変換処
理をすると正しい結果が得られないことは明らかである
。
、メモリ参照アドレスは主記憶装置へアクセスされる前
にレジスタ１にセツトされて、そのビツト１５〜２０の
内容によりＴＬＢ２の対応するプロツクがアクセスされ
、該当プロツクに登録されているＴＬＢ，ＴＬＢＲ等の
内容が読み出される。読み出されたＴＬＢＶの０〜７ビ
ツトとレジスタ１のＯ〜７ビツトが比較回路３で比較さ
れ、ＴＬＢの８〜１４ビツトとレジスタ１の８〜１４ビ
ツトが比較回路４で比較される。容易に理解されるよう
に、この両者の比較が共に一致した場合、レジスタ１に
セツトされたメモリ参照アドレスがＴＬＢ２に登録され
ていることを意味し、一致信号（ＩｎＴＬＢ）がアンド
回路５から出されるとともに、対応したＴＬＢＲの内容
（実アドレス）がアドレスレジスタ６のＯ〜２０ビツト
にセツトされる。３２ビツトアドレスモードの場合は、
上記の方法で実アドレスを求めればよいが、２４ビツト
モードの場合、レジスタ１にセツトされたＯ〜７は意味
のないビツトであり、何かがセツトされるかは不明確で
あり、３２ビツトアドレスモードと同じアドレス変換処
理をすると正しい結果が得られないことは明らかである
。
そこで、２４ビツトモードのときは、レジスタ１のＯ〜
７ビツトとＴＬＢのＯ〜７ビツトを比較する比較回路３
の結果を無視すればよい。第１図をみると、比較回路３
の出力は、アンド回路５の人力となり、制御信号によつ
て２４ビツトモードのときには、比較回路３からの入力
は無視され、比較回路４の結果をそのままアンド回路５
の出力となる。３２ビツトモードのときは、アンド回路
５は制御信号によつて比較回路３の出力と比較回路４の
アンドがとられる。
７ビツトとＴＬＢのＯ〜７ビツトを比較する比較回路３
の結果を無視すればよい。第１図をみると、比較回路３
の出力は、アンド回路５の人力となり、制御信号によつ
て２４ビツトモードのときには、比較回路３からの入力
は無視され、比較回路４の結果をそのままアンド回路５
の出力となる。３２ビツトモードのときは、アンド回路
５は制御信号によつて比較回路３の出力と比較回路４の
アンドがとられる。
この方式により、２４ビツトアドレスモード、３２ビツ
トアドレスモードの両方のモードで動作可能である。
トアドレスモードの両方のモードで動作可能である。
これまで、アドレス変換バツフアの構成を６４カラム×
１ローとして説明してきたが、これは単なる一例にすぎ
ず、口一の数を増すことにより処理装置の性能を更に向
上し得ることは容易に類推できよう。
１ローとして説明してきたが、これは単なる一例にすぎ
ず、口一の数を増すことにより処理装置の性能を更に向
上し得ることは容易に類推できよう。
第１図は本発明の一実施例のプロツク図である。
１・・・・・・論理アドレス・実アドレス格納用レジス
タ、２・・・・・・アドレス変換バツフア、３，４・・
・・・・比較回路、５・・・・・・アンド回路、６・・
・・・・実アドレス・レジスタ。
タ、２・・・・・・アドレス変換バツフア、３，４・・
・・・・比較回路、５・・・・・・アンド回路、６・・
・・・・実アドレス・レジスタ。
Claims (1)
- １ 論理アドレスのビット数が異なる複数の論理アドレ
スモードを扱うことのできる情報処理装置であつて、論
理アドレスと該論理アドレスに対応する実アドレスの対
がセットされたアドレス変換バッファを持ち、アドレス
変換のために与えられた論理アドレスと上記アドレス変
換バッファ内の論理アドレスとを比較し、一致する論理
アドレスと対の実アドレスを得ることによつてアドレス
変換動作を行なう場合、ある論理アドレスモードにおい
ては前記論理アドレス比較の対象となつた論理アドレス
の一部分を、前記論理アドレスモードとは異なる論理ア
ドレスモードにおいては前記論理アドレス比較の対象と
しないことを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50110960A JPS594783B2 (ja) | 1975-09-16 | 1975-09-16 | カソウキオクホウシキノジヨウホウシヨリソウチ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50110960A JPS594783B2 (ja) | 1975-09-16 | 1975-09-16 | カソウキオクホウシキノジヨウホウシヨリソウチ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5235948A JPS5235948A (en) | 1977-03-18 |
| JPS594783B2 true JPS594783B2 (ja) | 1984-01-31 |
Family
ID=14548868
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50110960A Expired JPS594783B2 (ja) | 1975-09-16 | 1975-09-16 | カソウキオクホウシキノジヨウホウシヨリソウチ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS594783B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58213361A (ja) * | 1982-06-07 | 1983-12-12 | Hitachi Ltd | 記憶制御装置 |
| JPS60110056A (ja) * | 1983-10-31 | 1985-06-15 | Nec Corp | デ−タ処理システムにおけるメモリのアドレス生成を動的に変更する方法 |
| JPS6016240U (ja) * | 1984-05-04 | 1985-02-04 | 富士通株式会社 | アドレス変換装置 |
-
1975
- 1975-09-16 JP JP50110960A patent/JPS594783B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5235948A (en) | 1977-03-18 |
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