JPH02177341A - 混成集積回路 - Google Patents

混成集積回路

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JPH02177341A
JPH02177341A JP63334802A JP33480288A JPH02177341A JP H02177341 A JPH02177341 A JP H02177341A JP 63334802 A JP63334802 A JP 63334802A JP 33480288 A JP33480288 A JP 33480288A JP H02177341 A JPH02177341 A JP H02177341A
Authority
JP
Japan
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semiconductor substrate
wiring board
integrated circuit
hybrid integrated
metal layer
Prior art date
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Pending
Application number
JP63334802A
Other languages
English (en)
Inventor
Takeo Ozawa
小沢　丈夫
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
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Publication of JPH02177341A publication Critical patent/JPH02177341A/ja
Pending legal-status Critical Current

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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
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    • H—ELECTRICITY
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    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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  • Wire Bonding (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は混成集積回路に陽し、特に半導体基板がフェイ
スダウンボンディング法より配線基板に接続されてなる
混成集積回路に関する。
〔従来の技術〕
従来、この種の混成ｆｉ１１回路は第３図に示すように
、はんだバンブ１３が形成された半導体基板１１が、端
子１５が形成された配線基板１２上にフェイスダウンボ
ンディング法によりはんだパン１１３を介して接続され
た構造となっていた。
〔発明が解決しようとする課題〕
上述した従来の混成集積回路は、半導体素子が形成され
た半導体基板１１と配線基板１２の接続が半田バンブ１
３のみを介して行われていた。即ち、半導体基板１１に
規定電位を印加するための端子１５ａも半導体基板１１
とは、はんだバンブ１３ａを介して接続されていたため
、半導体基板１１の電位が不安定になり、ひいては半導
体素子の動作特性が不安定になるという欠点がある。
〔課題を解決するための手段〕
本発明の混成集積回路は、フェイスダウンボンディング
法により配線基板に接続された半導体基板を有する混成
集積回路において、前記半導体基板の裏面に金属層を設
けたものである。
〔実施例〕
次に本発明について図面を参照して説明する。
第１図は本発明の第１の実施例の断面図である。
半導体素子が形成された半導体基板１１には、ＰｂとＳ
ｎからなるはんだバンブ１３が形成されており、半導体
基板１１の裏面には全面に０．１μｍ厚のニッケルと２
μｍ厚の金とを積層してなる金属１１４が形成されてい
る。ここでニッケルは半導体基板１１との密着を良くす
るためのものであり、金は層抵抗を低くするためのもの
である。
配線基板１２上には半導体基板１１を接続するための端
子１５が形成されており、はんだバンブ１３を介して半
導体基板１１が接続されている。
なおはんだパン１１．３　ａに接続される端子１５ａは
、半導体基板１１に規定電位（例えばＶＯＯ電源電位）
を印加するためのものである。
このように構成された第１の実施例によれば、半導体基
板１１には基板及び金属層１４を介して規定電位が印加
されるため、半導体基板電位が不安定になることはなく
なる。
第２図は本発明の第２の実施例の断面図である。
半導体基板１１には、第１の実施例と同様に、はんだパ
ン１１３と金属層１４とが形成されており、配線基板１
２に設けられた端子１５には、はんだバンブ１３を介し
てこの半導体基板１１が接続されている。そして、特に
水弟２の実施例においては、半導体基板１１の裏面に設
けられた金属層１４と配線基板に設けられた端子１５ａ
がワイヤボンディング法により金属細線１６で接続され
ている。端子１３ａは半導体基板電位が印加される配線
に接続されている。
このように構成された第２の実施例においては、配線基
板１２の端子１５ａと半導体基板１１とは、はんだバン
ブ１３ａと、金属層１．４とに接続する金属細線１６に
よって電気的に接続されているので、半導体基板電位の
変動はより低くなるという利点を有する。
〔発明の効果〕
以上説明したように本発明は、フェイスダウンボンディ
ング法により配線基板に接続される半導体基板の裏面に
金属層を設けることにより、半導体基板に印加される電
位の変動が少くなるため、半導体素子の動作特性が安定
になるという効果がある。
ｆ４含易７畳
【図面の簡単な説明】
第１図及び第２図は本発明の第１及び第２の実施例の断
面図、第３図は従来の混成集積回路の一例の断面図であ
る。 １１・・・半導体基板、１．２・・・配線基板、１３゜
１、３　ａ・・・はんだバンブ、１４・・・金属層、１
５゜１５ａ・・・端子、１６・・・金属細線。 ／３１．．２ｔｆｆｌ”バンフ゛ 第１図

Claims (1)

    【特許請求の範囲】
  1. フェイスダウンボンディング法により配線基板に接続さ
    れた半導体基板を有する混成集積回路において、前記半
    導体基板の裏面に金属層を設けたことを特徴とする混成
    集積回路。
JP63334802A 1988-12-27 1988-12-27 混成集積回路 Pending JPH02177341A (ja)

Priority Applications (1)

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JP63334802A JPH02177341A (ja) 1988-12-27 1988-12-27 混成集積回路

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ID=18281393

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JP63334802A Pending JPH02177341A (ja) 1988-12-27 1988-12-27 混成集積回路

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04188864A (ja) * 1990-11-22 1992-07-07 Mitsubishi Electric Corp 半導体装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63307752A (ja) * 1987-06-09 1988-12-15 Nec Corp 半導体装置

Patent Citations (1)

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