JPH02179993A - コンピュータシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、リフレッシュ回路を内蔵したメモリ回路（Ｄ
　ＲＡＭ　；　ｄｙｎａｍｉｃ　ｒａｎｄｏｍ　ａｃｃ
ｅｓｓ　ｍｅｍｏｒｙ）と、リフレッシュ回路を内蔵し
ないリフレッシュ動作を必要とするメモリ回路とが混在
するコンピュータシステムに関する。

［従来の技術］ 一旦設計されて製品化が実現された製品に用いられてい
るコンピュータシステムであっても、機能アップを目指
して改善が頻繁に行なわれている。

このような機能アップを目指した改善によって、メモリ
容量が不足するようなことも生じることがあり、この場
合には、新たなメモリ回路が既にあるメモリ回路に追加
されたり、既にあった一部のメモリ回路がそれより容量
が大きいメモリ回路に置き換えられたりする。

このようにしてメモリ回路の追加や置換の必要性が生じ
るメモリ回路としては、システムのメインメモリとして
用いられるメモリ回路に多く、すなハち、いわゆるＤＲ
ＡＭに多い。この場合において、当初の設Ｗ１段階では
、リフレッシュ回路を内蔵しないＤＲＡＭが普及の中心
であったが、メモリ回路の追加や置換の必要性が生じた
現段階では、ＤＲＡＭ技術の発展に伴いリフレッシュ回
路内蔵形が普及の中心になっている。

既にある設計を発展させた場合であっても、当初のメモ
リ回路を、仕様の異なる現時点のメモリ回路に置き換え
難いコンピュータシステムも存在し、そのため、リフレ
ッシュ回路を内蔵する追加されたメモリ回路と、リフレ
ッシュ回路を内蔵しない当初の設計段階からのメモリ回
路とが混在するコンピュータシステムが存在する。

第２図には、このようなメモリ回路が混在するコンピュ
ータシステムを示す。第２図において、中央処理ユニッ
ト（ＣＰＵ）１は各種の処理を実行する際に必要に応じ
て第１及び第２のメモリ回路２及び３をアクセスする。

ここで、第１のメモリ回路２は、リフレッシュ回路を内
蔵したＤＲＡＭとそのＤＲＡＭを制御するメモリ制御回
路とでなり、第２のメモリ回路３は、リフレッシュ回路
を内蔵しないＤＲＡＭとそのＤＲＡＭを制御するメモリ
制御回路とでなる。

第１及び第２のメモリ回路２及び３のリフレッシュは共
に、リフレッシュ回路４によって制御される。すなわち
、リフレッシュ回路４は、リフレッシュが必要なタイミ
ングでＣＰＵＩにバス要求信号を出力し、これに応じて
ＣＰＵＩが送出したバス許可信号を受信すると、両メモ
リ回路２及び３にリフレッシュのタイミング及びアドレ
スを指示するリフレッシュ指令信号を送出して、ＣＰＵ
１の処理を停止させた状態でメモリ回路２及び３のリフ
レッシュを実行していた。

なお、第１のメモリ回路２は、リフレッシュ回路を内蔵
しているが、第１及び第２のメモリ回路２及び３を、リ
フレッシュ動作についてもその他の動作と同様に同一に
扱おうとして、外部のリフレッシュ回路４が第１のメモ
リ回路２のリフレッシュをも行なうようにしている。

［発明が解決しようとする課題］ しかしながら、上述の従来システムでは、第１及び第２
のメモリ回路２及び３のリフレッシュ動作を、ＣＰＵＩ
を停止させている状態で実行しているため、ＣＰＵＩの
稼動率を下げ、システム全体の処理速度を遅いものとし
ている。

本発明は、以上の点を考慮してなされたものであり、リ
フレシュ回路内蔵のメモリ回路とリフレッシュｒ：ｇｉ
路を内蔵しないメモリ回路とが混在しても、それらメモ
リ回路のリフレッシュ動作がＣＰＵの処理に影響を与え
ることを抑え、システム全体としての処理速度を従来に
比して向上させることができるコンピュータシステムを
提供しようとするものである。

［課題を解決するための手段］ かかる課題を解決するため、本発明においては、中央処
理ユニットと、リフレッシュ動作を必要とする、リフレ
ッシュ回路を内蔵した少なくとも１個以上のメモリ回路
と、リフレッシュ動作を必要とする、リフレッシュ回路
を内蔵しない少なくとも１個以上のメモリ回路とを備え
たコンピュータシステムにおいて、リフレッシュ回路内
蔵の各メモリ回路として、中央処理ユニットの処理と同
期してリフレッシュ動作するものを適用すると共に、リ
フレッシュ回路非内蔵の各メモリ回路に対して、中央処
理ユニットの処理と非同期にリフレッシュ指令信号を送
出する外部リフレッシュ回路を設けた。

［作用］ 本発明は、リフレッシュ回路内蔵のメモリ回路とリフレ
ッシュ回路非内蔵のメモリ回路とが少なくとも１個以上
ずつ混在するコンピュータシステムに関するものである
。

そして、リフレッシュ回路内蔵のメモリ回路に対しては
、中央処理ユニットの処理と同期して内蔵するリフレッ
シュ回路がリフレッシュ動作をするものを適用して、こ
の内蔵リフレッシュ回路にリフレッシュ動作を委ねた。

他方、リフレッシュ回路非内蔵のメモリ回路に対しては
、外部リフレッシュ回路を設けて、この外部リフレッシ
ュ回路が中央処理ユニットの処理と非同期にリフレッシ
ュ指令信号を各リフレッシュ回路非内蔵のメモリ回路に
与えて、リフレッシュさせるようにした。

この結果、リフレッシュ動作のために、中央処理ユニッ
トの処理が停止されたりすることを、従来システムに比
べて格段的に少なくでき、システム全体としての処理速
度を向上させることができる。

［実施例］ 以下、本発明の一実施例を図面を参照しながら詳述する
。

第１図において、この実施例においても、中央処理ユニ
ット（ＣＰＵ）１１がアクセスするメモリ回路として第
１及び第２のメモリ回路１２及び１３が設けられている
。

このうち、一方のメモリ回路１２は、アクセス後のカラ
ムアドレスストローブ（ＣＡＳ）信号の論理レベルの変
化によって、リフレッシュ指令信号の到来を受けること
なく、リフレッシュ動作するいわゆるヒドンリフレッシ
ュ方式に従うリフレッシュ回路を内蔵したメモリ回路で
ある。他方のメモリ回路１３は、リフレッシュ回路を内
蔵しないものであり、外部のリフレッシュ回路１４がら
リフレッシュ指令信号が与えられたときに、リフレッシ
ュ動作するものである。

リフレッシュ回路１４は、ＣＰＵＩＩの処理とは非同期
に、かつ、所定周期でリフレッシュ指令信号を第２のメ
モリ回路１３に出力するものである。なお、リフレッシ
ュ指令信号を非同期に送出するのでは、第２のメモリ回
路１３に対するＣＰＵ１ｌからのアクセス動作指令と、
リフレッシュ回路１４からのリフレッシュ指令信号とが
競合する場合も生じる。そこで、リフレッシュ回＆８１
４にＣＰＵＩＩからのメモリアドレス信号及びメモリア
クセス信号を与えるようにし、リフレッシュ回路１４は
、ＣＰＵＩＩから出力されたこれらメモリアドレス信号
及びメモリアクセス信号の状態を監視し、リフレッシュ
指令信号の送出タイミングと競合する場合には、ＣＰＵ
ＩＩにウェイト要求信号を送出して第２のメモリ回路１
３がリフレッシュ処理を終了させるまでＣＰＵＩＩを待
機させるようにした。

以上の構成において、ＣＰＵＩＩは必要に応じて第１の
メモリ回路１２に対するメモリアドレス信号を出力し、
また、リード又はライト状態を指示するメモリアクセス
信号を出力する。このようなメモリアドレス信号及びメ
モリアクセス信号は、第１のメモリ回路１２、第２のメ
モリ回路１３及びリフレッシュ回路１４に与えられる。

この場合、メモリアドレス信号が第１のメモリ回路１２
に対するものであるので、第２のメモリ回路１３は何等
の動作（リフレッシュ動作を除く）も行なわず、また、
リフレッシュ回路１４は、リフレッシュ指令信号の送出
タイミングであっても競合制御を行なわない。

他方、第１のメモリ回路１２は、メモリアクセス信号が
表すリード又はライト動作を指示されたアドレスのエリ
アに対して実行する。すなわち、図示しないデータバス
上のデータを指示されたアドレスのエリアに格納したり
、指示されたアドレスエリアに格納されているデータを
図示しないデータバスに出力したりする。

このようにしてＣＰＵ１１の制御下で、ＣＰＵ１１と第
１のメモリ回路１２との間でのデータ授受が終了すると
、ＣＰＵＩＩは、カラムアドレスストローブ信号等を初
期状態に戻す。第１のメモリ回路１２は、アクセス後の
カラムアドレスストローブ信号の論理レベルの変化を検
出すると、これによって内蔵するリフレッシュ回路を起
動してリフレッシュ動作を実行する。

また、ＣＰＵＩＩは、必要に応じて第２のメモリ回路１
３に対するメモリアドレス信号を出力し、また、リード
又はライト状態を指示するメモリアクセス信号を出力す
る。このようなメモリアドレス信号及びメモリアクセス
信号は、第１のメモリ回路１２、第２のメモリ回路１３
及びリフレッシ二回路１４に与えられる。

このときには、第１のメモリ回路１２は、メモリアドレ
ス信号が当該メモリ回路１２と無関係であるので、何等
の処理も実行しない。

リフレッシュ回路１４は、所定周期で、第２のメモリ回
路１３にリフレッシュ指令信号を送出するような動作を
実行している。かかるリフレッシュ指令信号の送出タイ
ミングにおいて、上述のように、第２のメモリ回路１３
のエリアを指示するメモリアドレス信号及びメモリアク
セス信号を受信すると、リフレッシュ回路１４は、ＣＰ
Ｕ１１に対してウェイト要求信号を与え、メモリアドレ
ス信号及びメモリアクセス信号の送出を停止させると共
に、第２のメモリ回路１３に対してリフレッシュ指令信
号を送出する。

第２のメモリ回路１３は、当該メモリ回路１３のエリア
を指示するメモリアドレス信号及びメモリアクセス信号
を受信すると、これら信号が停止される可能性を有する
時間だけ待ってメモリアクセス信号が指示する動作を、
アドレス信号が指示するエリアについて実行する。

また、第２のメモリ回路１３は、メモリアドレス信号及
びメモリアクセス信号の停止後を含めて、リフレッシュ
指令信号が与えられたときには、このリフレッシュ指令
信号が指示するタイミングで指示するエリアについてリ
フレッシュ動作を実行する。

なお、上述のリフレッシュ回路１４は、メモリアドレス
信号及びメモリアクセス信号の送出をＣＦＵＬＬに対し
て停止させた場合には、リフレッシュ指令信号の送出を
終了させたときに、ＣＰＵ１１に対するウェイト要求信
号の送出を終了させ、ＣＰＵＩＩからメモリアドレス信
号及びメモリアクセス信号を再度送出させる。

従って、上述の実施例によれば、ＣＰＵＩＩが第２のメ
モリ回２８１３に対してアクセス動作させようとした場
合であって、そのタイミングで同時にリフレッシュ回路
１４が第２のメモリ回路１３にリフレッシュさせようと
した場合だけ、ＣＰＵ１１はリフレッシュ動作のために
稼動が停止され、他の場合では、継続して稼動を行なう
ことができるので、従来に比して稼動率を一段と高める
ことができ、システム全体の処理速度を向上させること
ができる。

なお、上述の実施例においては、第２のメモリ回路１３
にかかるリフレッシュ動作要求とアクセス要求とが競合
した場合に、アクセス動作を停止させるようにして競合
を制御するものを示したが、リフレッシュ周期が保証さ
れれば、リフレッシュ動作を一時停止させて競合を制御
させるようにしても良い。

また、上述の実施例においては、競合をもリフレッシュ
回ｌ８１４が制御するものを示したが、競合は別途独立
した回路によって制御するようにしても良い、なお、こ
の場合であっても、競合制御内容は上述の通りである。

さらに、上述の実施例においては、リフレッシュ回路内
蔵のメモリ回路と、リフレッシュ回路非内蔵のメモリ回
路とが１個ずつ混在するコンピュータシステムに適用し
たものを示したが、リフレッシュ回路内蔵のメモリ回路
と、リフレッシュ回路非内蔵のメモリ回路とが少なくと
も１個ずつ混在しているものに適用することができ、全
体としてのメモリ回路の個数は２個に限定されるもので
はない。また、混在されているシステムに適用できるの
であって、混在に至る経過は何等問題とはならない。

［発明の効果］ 以上のように、本発明によれば、リフレッシュ回路内蔵
のメモリ回路のリフレッシュ動作を内蔵するリフレッシ
ュ回路に委ねると共に、リフレッシュ回路非内蔵のメモ
リ回路のリフレッシュ動作を独立した外部リフレッシュ
回路によってＣＰＵの処理と無関係に行なうようにしな
ので、ＣＰＵの稼動率を高めて処理速度を向上させたコ
ンピュータシステムを得ることができる。

【図面の簡単な説明】

第１図は本発明によるコンピュータシステムの一実施例
を示すブロック図、第２図は従来システムを示すブロッ
ク図である。 １１・・・中央処理ユニット（ＣＰＵ）、１２・・・リ
フレッシュ回路内蔵のメモリ回路、１３・・・リフレッ
シュ回路非内蔵のメモリ回路、１４・・・外部リフレッ
シュ回路。

Claims (1)

1. 【特許請求の範囲】 中央処理ユニットと、リフレッシュ動作を必要とする、
   リフレッシュ回路を内蔵した少なくとも１個以上のメモ
   リ回路と、リフレッシュ動作を必要とする、リフレッシ
   ュ回路を内蔵しない少なくとも１個以上のメモリ回路と
   を備えたコンピュータシステムにおいて、 リフレッシュ回路内蔵の上記各メモリ回路として、上記
   中央処理ユニットの処理と同期してリフレッシュ動作す
   るものを適用すると共に、 リフレッシュ回路非内蔵の上記各メモリ回路に対して、
   上記中央処理ユニットの処理と非同期にリフレッシュ指
   令信号を送出する外部リフレッシュ回路を設けたことを
   特徴とするコンピュータシステム。