JPH02180065A - 半導体装置 - Google Patents

半導体装置

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Publication number
JPH02180065A
JPH02180065A JP64000664A JP66489A JPH02180065A JP H02180065 A JPH02180065 A JP H02180065A JP 64000664 A JP64000664 A JP 64000664A JP 66489 A JP66489 A JP 66489A JP H02180065 A JPH02180065 A JP H02180065A
Authority
JP
Japan
Prior art keywords
wiring
chip
circuit
circuit wiring
area
Prior art date
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Pending
Application number
JP64000664A
Other languages
English (en)
Inventor
Toru Kume
徹 久米
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
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Publication of JPH02180065A publication Critical patent/JPH02180065A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/931—Shapes of bond pads
    • H10W72/932—Plan-view shape, i.e. in top view

Landscapes

  • Semiconductor Integrated Circuits (AREA)
  • Wire Bonding (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に関し、特に信号の配線構造に関す
る。
〔従来の技術〕
従来、この種の半導体装置は、回路内の多数の部分で共
通に使用する信号も他の信号配線と同様に扱っていた。
またチップ面積を大きくしない方法として一１配線層数
を増やし、配線領域の面積を小さくする方法をとってい
た。
〔発明が解決しようとする課題〕
上述した従来の半導体装置は、回路の多くの部分で共通
に使用する信号配線を他の信号線と同様に扱っているの
で、配線先の多い信号配線が他の信号配線の障害となり
、配線に必要な面積を増加させるためチップ面積を増加
させ、チップ製造コストを高くするという欠点がある。
またチップ面積を増加させない方法として配線層数を増
やす方法をとると、製造工程数の増加により製造コスト
が増加し、また製造に要する時間が増加するといり欠点
がある。
〔課題を解決するための手段〕
本発明の半導体装置は、チップ上の配線層に設けられた
回路内配線用のパッドとチップカバー膜に設けられ、回
路内配線用パッド上にあるパッドスルーホールと回路内
配線用のパッドを共通に配線するためにチップカバー膜
上に形成した導体による配線を有している。
〔実施例〕
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の縦断面図である。
２は回路内配線用パッド、３は回路内配線でチップ上の
２を、チップカバー膜上に形成する導体として塗布した
導電性ペーストを使用した３により配線を行なう。第２
図は第１図の平面図である。
チップ上に設けられた２を３により配線する。この際３
は４のポンディングパッドと接続しない領域に形成する
。第３図は第１図の部分断面図である。８は第１層配線
、７は第２層配線で、３の回路内配線は７，８に比べ充
分厚く形成することができる。
第４図は本発明の他の実施例の平面図である。
２２は回路内配線用パッド、２３は回路内配線、２４は
パワケージボンディンダ用パッドで、２３は３つに分割
して形成され、それぞれ形成された領域内の２どうしを
接続する。また２３は２４を接続しない領域に形成する
。この実施例では、２３を複数に分割しているため、回
路内で共通に同位相で使用する信号が複数ある回路に対
しても本発明の効果を適用することができる。
〔発明の効果〕
以上説明したように本発明は、回路内で共通に同位相で
使用する信号を他の信号線とわけてカバー膜上に塗布形
成した回路内配線で結線することにより、容易に配線に
必要な面積を減らして、チップ面積を小さくすることが
できる。又回路内配線はチップカバー膜上に導体を形成
するため、比較的配線容量が小さくなる効果がある。さ
らにカバー膜上に形成する導体は他の配線に比べて厚く
形成することが容易なため、低抵抗で大きな電流を流す
ことができる効果がある。
【図面の簡単な説明】
第１図は本発明の一実施例の縦断面図、第２図は本実施
例の平面図、第３図は本実施例の部分断面図、第４図は
本発明の他の実施例２の平面図である。 １・・・・・・半導体チップ、訃・・・・・回路内配線
用パッド、３・・・・・・回路内配線、４・・・・・・
パッケージポンディングパッド、５・・・・・・ボンデ
ィングワイヤ、６・・・・・・カバー膜、７・・・・・
・第２層配線、８・・・・・・第１層配線、９・・・・
・・ソース、１０・・・・・・ゲート、１１・・・・・
・ドレイン、１２・・・・・・ＭＯＳ）ランジスタ、１
３・・・・・・絶縁膜、１４・・・・・・層間絶縁膜、
２１・・・・・・半導体チップ、２２・・・・・・回路
内配線用パッド、２３・・・・・・回路内配線、２４・
・・・・・パッケージポンディングパッド。 代理人　弁理士　　内　原　　　晋

Claims (1)

    【特許請求の範囲】
  1. 半回路内で同一レベル・同位相で多数の部分回路で使用
    する信号を、チップ上に設けたパッドを通じ、チップの
    カバー上に形成した導体により給電することを特徴とす
    る半導体装置。
JP64000664A 1989-01-04 1989-01-04 半導体装置 Pending JPH02180065A (ja)

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JP64000664A JPH02180065A (ja) 1989-01-04 1989-01-04 半導体装置

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JPH02180065A true JPH02180065A (ja) 1990-07-12

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