JPH0218619A - 演算処理装置 - Google Patents
演算処理装置Info
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- JPH0218619A JPH0218619A JP63169410A JP16941088A JPH0218619A JP H0218619 A JPH0218619 A JP H0218619A JP 63169410 A JP63169410 A JP 63169410A JP 16941088 A JP16941088 A JP 16941088A JP H0218619 A JPH0218619 A JP H0218619A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は演算処理装置の回路構成の改良に関するもので
、特に演算器の演算結果のレジスタへの書き込み回路に
関する。
、特に演算器の演算結果のレジスタへの書き込み回路に
関する。
従来の技術
演算処理装置の中でも特定用途、特に画像信号処理用演
算処理装置において近年高速化が進んできている。
算処理装置において近年高速化が進んできている。
従来の画像信号処理用演出処理装置としては例えば特開
昭６２−２６２２７７号公報に示されている。第３図は
この従来の演算処理装置の構成を示す図であり、１１は
演算処理装置の外部からの入力値をラッチするレジスタ
である。１２は演算処理装置の内部メモリである。この
演算処理装置は演算器として１６ヒツトの加減算器１３
と８ビツト×７ビツトの乗算器１４を持っている。１５
゜１６は加減算器１３への入力を選択するマルチプレク
サ、１７．１８は加減算器３の演算結果をラッチするレ
ジスタ、１９は演算処理装置の外部への出力値をラッチ
するレジスタ、２０は乗算器１４への入力を選択するレ
ジスタ、２１は乗算器１４の演算結果をラッチするレジ
スタである。また、第４図は前記演算処理装置のプログ
ラム制御部の構成であり、２２はマイクロ命令プログラ
ムを格納しておくインストラクションＲＡＭ、２３はプ
ログラムカウンタ、２４はプログラムカウンタ２３の入
力を選択するマルチプレクサ、２５は加算器である。第
５図はマルチプレクサ２４の制御回路図であり、加減算
器１３による演算結果のＭＳＢと、後に説明するマイク
ロ命令の４本のヒツト線を入力とし、プログラムカウン
タ２３への入力を選択するマルチプレクサ２４の制御信
号ＭＣ２４を出力する。次に第６図はインストラクショ
ンＲＡＭ２２に格納するマイクロ命令のビット構成図で
ある。３１は加減器１３の演算指定或はジャンプ指定を
するヒツトであるＡＵＦで、２ビツトから成っておりＡ
ＵＦ ［○］がＯ，ＡＵＦ［１］が共にＯのときＲ−１
−８，ＡＵＦ ［０］が０、ＡＵＦ［１］が１のときＳ
−Ｒ，ＡＵＦ ［０］が１、ＡＵＦ ［１］がＯのとき
Ｒ−３、またＡＵＦ［０１、ＡＵＦ ［１１が共に１の
ときジャンプを意味する。３２は３１によるジャンプ指
定のときに条件ジャンプ（１）か無条件ジャンプ（０）
かを指定するヒツトＣＪ／Ｗである。３３は３１．３２
によって条件ジャンプを指定するとき、加減算器１３の
演算結果が正でジャンプする（０）か、負てジャンプす
る（１）かを指定するヒツトＣ８、また、３４はレジス
タ１１．１７，１８，１９．２１の制御線ＲＣＩ １．
ＲＣ１７，Ｒ，Ｃ１８，ＲＣ１９゜ＲＣ２１へのライト
イネーブルビットて′°１“のときはデータを聞き込み
、” ｏ ”ときは書き込まない。３５はマルチプレク
サ１５，１６．２０への制御ビットであり、加減算器１
３１乗算器１４への入力データの選択を制御する。３６
はアドレスヒツトであり、３１のＡＵＦによりジャンプ
が指定されているときはジャンプ先のアドレスを表し、
演算が指定されているときは演算ソースデータが格納さ
れている内部メモリ１２のアドレスを表す。３７は乗算
器１４の係数を指定するヒツトであり、ジャンプ命令の
場合は無効である。
昭６２−２６２２７７号公報に示されている。第３図は
この従来の演算処理装置の構成を示す図であり、１１は
演算処理装置の外部からの入力値をラッチするレジスタ
である。１２は演算処理装置の内部メモリである。この
演算処理装置は演算器として１６ヒツトの加減算器１３
と８ビツト×７ビツトの乗算器１４を持っている。１５
゜１６は加減算器１３への入力を選択するマルチプレク
サ、１７．１８は加減算器３の演算結果をラッチするレ
ジスタ、１９は演算処理装置の外部への出力値をラッチ
するレジスタ、２０は乗算器１４への入力を選択するレ
ジスタ、２１は乗算器１４の演算結果をラッチするレジ
スタである。また、第４図は前記演算処理装置のプログ
ラム制御部の構成であり、２２はマイクロ命令プログラ
ムを格納しておくインストラクションＲＡＭ、２３はプ
ログラムカウンタ、２４はプログラムカウンタ２３の入
力を選択するマルチプレクサ、２５は加算器である。第
５図はマルチプレクサ２４の制御回路図であり、加減算
器１３による演算結果のＭＳＢと、後に説明するマイク
ロ命令の４本のヒツト線を入力とし、プログラムカウン
タ２３への入力を選択するマルチプレクサ２４の制御信
号ＭＣ２４を出力する。次に第６図はインストラクショ
ンＲＡＭ２２に格納するマイクロ命令のビット構成図で
ある。３１は加減器１３の演算指定或はジャンプ指定を
するヒツトであるＡＵＦで、２ビツトから成っておりＡ
ＵＦ ［○］がＯ，ＡＵＦ［１］が共にＯのときＲ−１
−８，ＡＵＦ ［０］が０、ＡＵＦ［１］が１のときＳ
−Ｒ，ＡＵＦ ［０］が１、ＡＵＦ ［１］がＯのとき
Ｒ−３、またＡＵＦ［０１、ＡＵＦ ［１１が共に１の
ときジャンプを意味する。３２は３１によるジャンプ指
定のときに条件ジャンプ（１）か無条件ジャンプ（０）
かを指定するヒツトＣＪ／Ｗである。３３は３１．３２
によって条件ジャンプを指定するとき、加減算器１３の
演算結果が正でジャンプする（０）か、負てジャンプす
る（１）かを指定するヒツトＣ８、また、３４はレジス
タ１１．１７，１８，１９．２１の制御線ＲＣＩ １．
ＲＣ１７，Ｒ，Ｃ１８，ＲＣ１９゜ＲＣ２１へのライト
イネーブルビットて′°１“のときはデータを聞き込み
、” ｏ ”ときは書き込まない。３５はマルチプレク
サ１５，１６．２０への制御ビットであり、加減算器１
３１乗算器１４への入力データの選択を制御する。３６
はアドレスヒツトであり、３１のＡＵＦによりジャンプ
が指定されているときはジャンプ先のアドレスを表し、
演算が指定されているときは演算ソースデータが格納さ
れている内部メモリ１２のアドレスを表す。３７は乗算
器１４の係数を指定するヒツトであり、ジャンプ命令の
場合は無効である。
以上のよう構成された演算処理装置について以下その動
作を説明する。まず、第５図の回路の動作について説明
する。第５図の回路の真理値表は第７図に示すようにな
る。これは第５図の回路がマイクロ命令の無条件ジャン
プ又は条件ジャンプにおいてジャンプが成立したときは
マルチプレクサ２４の制御線に１°′を送りプログラム
カウンタ２３にはマイクロ命令で指定されているジャン
プ先アドレスを選択し入力することを、また条件ジャン
プにおいてジャンプが成立しないとき又はマイクロ命令
がジャンプ命令でないときはマルチプレクサ２４の制御
線に°′Ｏ”を送りプログラムカウンタ２３には１つ前
のプログラムカウンタ２３の値に加算器２５によって１
加えられた値を選択し入力する即ちすぐ次のマイクロ命
令を実行するようにすることを表している。
作を説明する。まず、第５図の回路の動作について説明
する。第５図の回路の真理値表は第７図に示すようにな
る。これは第５図の回路がマイクロ命令の無条件ジャン
プ又は条件ジャンプにおいてジャンプが成立したときは
マルチプレクサ２４の制御線に１°′を送りプログラム
カウンタ２３にはマイクロ命令で指定されているジャン
プ先アドレスを選択し入力することを、また条件ジャン
プにおいてジャンプが成立しないとき又はマイクロ命令
がジャンプ命令でないときはマルチプレクサ２４の制御
線に°′Ｏ”を送りプログラムカウンタ２３には１つ前
のプログラムカウンタ２３の値に加算器２５によって１
加えられた値を選択し入力する即ちすぐ次のマイクロ命
令を実行するようにすることを表している。
この演算処理装置て例えば２つの数値データＡ、Ｂのう
ち値の大きい方をレジスタ１７に、小さい方をレジスタ
１８に書き込む操作を行う場合について説明する。数値
データＡ、Ｂは内部メモリ１２に格納されているものと
する。上記の操作をするためのマイクロ命令は第８図（
ア）に示すものとなる。これは第６図のマイクロ命令の
ビット構成をシンボリック化したものである。０行目は
加減算器１３で°“Ｏ“とＡを加算した結果をレジスタ
１７ （Ｒ１７） 、レジスタ１８（Ｒ１８）に書き込
むという操作、１行目は加減算器１３でＢからレジスタ
１７ （Ｒ１７）の内容を減じるという操作、２行目は
１行目の演算結果が負即ちＭＳＢが°′１パならば５行
目の命令ヘシャンプ、そうでなければ次の３行目の命令
を行うという条件ジャンプの命令、４行目は６行目の無
条件ジャンプ命令、５行目は加減器１３で°′０°°と
Ｂを加算した結果をレジスタ１８（Ｒ１８）に書き込む
命令である。このように従来の演算処理装置では２つの
数値データの大小を判別しレジスタに書き込む操作に命
令ステップ数６．実行ステップ数４ないしは５を必要と
する。
ち値の大きい方をレジスタ１７に、小さい方をレジスタ
１８に書き込む操作を行う場合について説明する。数値
データＡ、Ｂは内部メモリ１２に格納されているものと
する。上記の操作をするためのマイクロ命令は第８図（
ア）に示すものとなる。これは第６図のマイクロ命令の
ビット構成をシンボリック化したものである。０行目は
加減算器１３で°“Ｏ“とＡを加算した結果をレジスタ
１７ （Ｒ１７） 、レジスタ１８（Ｒ１８）に書き込
むという操作、１行目は加減算器１３でＢからレジスタ
１７ （Ｒ１７）の内容を減じるという操作、２行目は
１行目の演算結果が負即ちＭＳＢが°′１パならば５行
目の命令ヘシャンプ、そうでなければ次の３行目の命令
を行うという条件ジャンプの命令、４行目は６行目の無
条件ジャンプ命令、５行目は加減器１３で°′０°°と
Ｂを加算した結果をレジスタ１８（Ｒ１８）に書き込む
命令である。このように従来の演算処理装置では２つの
数値データの大小を判別しレジスタに書き込む操作に命
令ステップ数６．実行ステップ数４ないしは５を必要と
する。
発明が解決しようとする課題
上記のような構成では、ジャンプ命令実行時の加減算器
と乗算器の演算結果は意味のないものとなっており、従
来例で記したような単純な演算処理を行うにも多（の命
令ステップ、実行ステップが必要であるという問題点を
有していた。
と乗算器の演算結果は意味のないものとなっており、従
来例で記したような単純な演算処理を行うにも多（の命
令ステップ、実行ステップが必要であるという問題点を
有していた。
本発明はかかる点に鑑み、大小比較を多く行うような処
理の場合短い命令ステップで高速に処理が行える演算処
理装置を提供することを目的とする。
理の場合短い命令ステップで高速に処理が行える演算処
理装置を提供することを目的とする。
課題を解決するための手段
本発明は上記の問題点解決するため、演算器による演算
結果をこの演算結果の正負によっである特定のレジスタ
に書き込むか否かを制御する回路を備えたことを特徴と
する。
結果をこの演算結果の正負によっである特定のレジスタ
に書き込むか否かを制御する回路を備えたことを特徴と
する。
作 用
本発明は上述した構成によって、演算命令のステップで
条件命令の機能即ち演算結果の正負による処理の分岐が
行えるため、大小比較を多（行うような処理の場合、短
い命令ステップで高速に処理が行える演算処理装置が実
現できる。
条件命令の機能即ち演算結果の正負による処理の分岐が
行えるため、大小比較を多（行うような処理の場合、短
い命令ステップで高速に処理が行える演算処理装置が実
現できる。
実施例
次に本発明の実施例について図面を参照して説明する。
本実施例の装置はレジスタへの条件書き込み回路以外は
、基本的には従来の装置と同し構成であるので従来例の
説明で用いた第３図から第７図までは共通に使用し、詳
細な説明は省略する。但し第６図において３２のＣＪ／
Ｗは従来例での意味に加えて３２のＡＵＦが″”１１゛
°以外、即ちマイクロ命令がジャンプ命令以外の時には
、レジスタへの条件書き込みを行う（１）か否（０）か
を指定するという意味を持つピットとする。第１図はレ
ジスタ１７．レジスタ１８への条件書き込み回路であり
、マイクロ命令の３１．３２，３３．３４のヒツトｆａ
お加減算器１３の演算結果のＭＳＢを入力とし、レジス
タ１７．レジスタ１８への書き込み制御信号ＲＣ１７，
ＲＣ１８を出力する。
、基本的には従来の装置と同し構成であるので従来例の
説明で用いた第３図から第７図までは共通に使用し、詳
細な説明は省略する。但し第６図において３２のＣＪ／
Ｗは従来例での意味に加えて３２のＡＵＦが″”１１゛
°以外、即ちマイクロ命令がジャンプ命令以外の時には
、レジスタへの条件書き込みを行う（１）か否（０）か
を指定するという意味を持つピットとする。第１図はレ
ジスタ１７．レジスタ１８への条件書き込み回路であり
、マイクロ命令の３１．３２，３３．３４のヒツトｆａ
お加減算器１３の演算結果のＭＳＢを入力とし、レジス
タ１７．レジスタ１８への書き込み制御信号ＲＣ１７，
ＲＣ１８を出力する。
以上のように構成された本実施例の演算処理装置につい
て以下その動作を説明する。第１図の条件書き込み制御
回路の動作は第２図に示す真理値表によって表されてい
る。ＡＵＦ、［Ｏ］ 、ＡＵＦ［１］が共に１“′の場
合、即ちジャンプ命令の場合はＲＣ１７，ＲＣ１８は共
に“Ｏ°′となりレジスタ１７．レジスタ１８には何も
書き込まず、第５図の回路によるプログラムカウタ２３
への入力値選択を司どるマルチプレクサ２４への制御だ
けが行われる。ＡＵＦ ［０］、、ＡＵＦ ［１コが共
に１“以外の場合、即ちマイクロ命令が演算命令である
場合、３２のＣＪ／Ｗ信号が“０゛であればレジスタ１
７．レジスタ１８への演算結果の書き込みはマイクロ命
令のライトイネーブルビット３４に依存し、ＣＪ／Ｗ信
号３２が“°１゛であれば条件書き込み命令である。条
件書き込み命令の場合の動作は、加減算器１３の演算結
果のＭＳＢとマイクロ命令の条件指定ヒツト３３が等し
ければ演算結果をレジスタ１７に、等しくなければレジ
スタ１８に書き込む。但し、その書き込みはマイクロ命
令のライトイネーブルヒツト３４のＷＥ１？、ＷＥ１８
が°“１゛の場合にのみである。
て以下その動作を説明する。第１図の条件書き込み制御
回路の動作は第２図に示す真理値表によって表されてい
る。ＡＵＦ、［Ｏ］ 、ＡＵＦ［１］が共に１“′の場
合、即ちジャンプ命令の場合はＲＣ１７，ＲＣ１８は共
に“Ｏ°′となりレジスタ１７．レジスタ１８には何も
書き込まず、第５図の回路によるプログラムカウタ２３
への入力値選択を司どるマルチプレクサ２４への制御だ
けが行われる。ＡＵＦ ［０］、、ＡＵＦ ［１コが共
に１“以外の場合、即ちマイクロ命令が演算命令である
場合、３２のＣＪ／Ｗ信号が“０゛であればレジスタ１
７．レジスタ１８への演算結果の書き込みはマイクロ命
令のライトイネーブルビット３４に依存し、ＣＪ／Ｗ信
号３２が“°１゛であれば条件書き込み命令である。条
件書き込み命令の場合の動作は、加減算器１３の演算結
果のＭＳＢとマイクロ命令の条件指定ヒツト３３が等し
ければ演算結果をレジスタ１７に、等しくなければレジ
スタ１８に書き込む。但し、その書き込みはマイクロ命
令のライトイネーブルヒツト３４のＷＥ１？、ＷＥ１８
が°“１゛の場合にのみである。
この演算処理装置で従来例の場合と同様に内部メモリ１
２に格納されている２つの数値データＡ、Ｂのうち値の
大きい方をレジスタ１７に、小さい方をレジスタ１８に
書き込む操作を行う場合、そのマイクロ命令は第８図（
イ）に示すものとなる０行目の命令は加減算器１３で“
Ｏ”とＡを加算した結果をレジスタ１７（Ｒ１７）、レ
ジスタ１８ （Ｒ１８）に書き込む命令、１行目は加減
算器１３でＢからレジスタ１７ （Ｒ１７）の内容を減
じる命令、そして２行目は条件書き込み命令で、加減算
器１３で′Ｏ“とＢを加算し、その結果が正、即ちＭＳ
ＢがＯであれば、その結果をレジスタ１７ （Ｒ１７）
に、負即ちＭＳＢが１であればレジスタ１８（Ｒ，１８
）に書き込む。
２に格納されている２つの数値データＡ、Ｂのうち値の
大きい方をレジスタ１７に、小さい方をレジスタ１８に
書き込む操作を行う場合、そのマイクロ命令は第８図（
イ）に示すものとなる０行目の命令は加減算器１３で“
Ｏ”とＡを加算した結果をレジスタ１７（Ｒ１７）、レ
ジスタ１８ （Ｒ１８）に書き込む命令、１行目は加減
算器１３でＢからレジスタ１７ （Ｒ１７）の内容を減
じる命令、そして２行目は条件書き込み命令で、加減算
器１３で′Ｏ“とＢを加算し、その結果が正、即ちＭＳ
ＢがＯであれば、その結果をレジスタ１７ （Ｒ１７）
に、負即ちＭＳＢが１であればレジスタ１８（Ｒ，１８
）に書き込む。
以上のように本実施例によれば演算処理装置に条件書き
込み回路を設けることにより２つの数値の大小を判定し
、レジスタに書き込むという操作を命令ステップ数３．
実行ステップ数３というマイクロ命令プログラムで行う
ことができ、前記した従来例において同様の操作を行う
場合よりも少ない命令ステップ数、実行ステップ数で済
む。これはインストラクションＲＡＭ２２の容量節減、
処理の高速化という効果を生む。特に本実施例のような
大小判定の操作を繰り返し数多く行う場合、例えば画像
プロセッサにおいて外部から入力された周辺画素中の中
間値を有するデータを選択し出力するメデイアンフィル
タを実現しようとする場合には大幅な、メモリーの容量
節約、高速化が実現できる。
込み回路を設けることにより２つの数値の大小を判定し
、レジスタに書き込むという操作を命令ステップ数３．
実行ステップ数３というマイクロ命令プログラムで行う
ことができ、前記した従来例において同様の操作を行う
場合よりも少ない命令ステップ数、実行ステップ数で済
む。これはインストラクションＲＡＭ２２の容量節減、
処理の高速化という効果を生む。特に本実施例のような
大小判定の操作を繰り返し数多く行う場合、例えば画像
プロセッサにおいて外部から入力された周辺画素中の中
間値を有するデータを選択し出力するメデイアンフィル
タを実現しようとする場合には大幅な、メモリーの容量
節約、高速化が実現できる。
なお、本実施例では演算処理装置中の加減算器１３の演
算結果についての条件書き込み回路を示したが、第１図
の回路を応用してレジスタ１１゜１９．２１に対する、
また乗算器１４の演算結果を条件書き込みの判定条件に
した条件書き込み回路も実現でき、本実施例以外のある
特定の処理の高速化、命令メモリーの容量節減を実現で
きる。
算結果についての条件書き込み回路を示したが、第１図
の回路を応用してレジスタ１１゜１９．２１に対する、
また乗算器１４の演算結果を条件書き込みの判定条件に
した条件書き込み回路も実現でき、本実施例以外のある
特定の処理の高速化、命令メモリーの容量節減を実現で
きる。
発明の詳細
な説明したように、本発明によれば、特定の処理を繰り
返し行う。例えば画像プロセッサにおいて、外部から入
力された周辺画素中の中間値を有するデータを選択し、
出力するというメデイアンフィルタの操作を少ない命令
ステップ数、実行ステップ数で実現でき、それを実行す
る演算処理装置において命令メモリーの容量低減、実行
の高速化を実現でき、その実用的効果は大きい。
返し行う。例えば画像プロセッサにおいて、外部から入
力された周辺画素中の中間値を有するデータを選択し、
出力するというメデイアンフィルタの操作を少ない命令
ステップ数、実行ステップ数で実現でき、それを実行す
る演算処理装置において命令メモリーの容量低減、実行
の高速化を実現でき、その実用的効果は大きい。
第１図は本発明における一実施例の演算処理装置の条件
書き込み回路の回路図、第２図は同回路の真理値図、第
３図は同演算処理装置の構成ブロック図、第４図は同演
算処理装置のプログラム制御部の構成ブロック図、第５
図は同制御部の制御回路図、第６図はマイクロ命令のピ
ットを説明する説明図、第７図は第５図の回路の真理図
、第８図（ア〉、（イ〉はそれぞれ従来例ならびに本発
明の一実施例における同算出処理装置の動作を行うため
のマイクロ命令流れを説明する説明図である。 １〜７・・・・・・アンドゲート、８・・・・・・エク
スクル−シブノアゲート。 代理人の氏名 弁理士 粟野重孝 はか１名第２図 第 図 ／−’７−７ント°゛ゲート Ｂ−−−エグスクルーシフノアウ ９〜１０− オアケート 憾 轡 第 図 第 図 后 ４〒 （イラ
書き込み回路の回路図、第２図は同回路の真理値図、第
３図は同演算処理装置の構成ブロック図、第４図は同演
算処理装置のプログラム制御部の構成ブロック図、第５
図は同制御部の制御回路図、第６図はマイクロ命令のピ
ットを説明する説明図、第７図は第５図の回路の真理図
、第８図（ア〉、（イ〉はそれぞれ従来例ならびに本発
明の一実施例における同算出処理装置の動作を行うため
のマイクロ命令流れを説明する説明図である。 １〜７・・・・・・アンドゲート、８・・・・・・エク
スクル−シブノアゲート。 代理人の氏名 弁理士 粟野重孝 はか１名第２図 第 図 ／−’７−７ント°゛ゲート Ｂ−−−エグスクルーシフノアウ ９〜１０− オアケート 憾 轡 第 図 第 図 后 ４〒 （イラ
Claims (1)
- 演算を行う演算器と、この演算器の演算結果を格納する
複数のレジスタと、マイクロプログラムによる制御回路
を装えた演算装置において、前記マイクロプログラムの
信号により前記演算器の演算結果の値に応じてこの演算
結果の前記複数レジスタへの書き込みを制御する回路を
備えた事を特徴とする演算処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63169410A JPH0218619A (ja) | 1988-07-07 | 1988-07-07 | 演算処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63169410A JPH0218619A (ja) | 1988-07-07 | 1988-07-07 | 演算処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0218619A true JPH0218619A (ja) | 1990-01-22 |
Family
ID=15886083
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63169410A Pending JPH0218619A (ja) | 1988-07-07 | 1988-07-07 | 演算処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0218619A (ja) |
-
1988
- 1988-07-07 JP JP63169410A patent/JPH0218619A/ja active Pending
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