JPH02186748A - 通信折返し試験回路 - Google Patents
通信折返し試験回路Info
- Publication number
- JPH02186748A JPH02186748A JP1004822A JP482289A JPH02186748A JP H02186748 A JPH02186748 A JP H02186748A JP 1004822 A JP1004822 A JP 1004822A JP 482289 A JP482289 A JP 482289A JP H02186748 A JPH02186748 A JP H02186748A
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- Japan
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- test
- control device
- channel control
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Links
- 238000012360 testing method Methods 0.000 title claims abstract description 30
- 230000005540 biological transmission Effects 0.000 claims abstract description 17
- 230000007257 malfunction Effects 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 2
- 230000001934 delay Effects 0.000 description 1
Landscapes
- Maintenance And Management Of Digital Transmission (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、チャネル制御′？装置とデバイス制御装置間
の通信折返し試験回路に関し、特に折返したデータにデ
ィレィを持たせる機能を有する通信折返し試験回路に関
する。
の通信折返し試験回路に関し、特に折返したデータにデ
ィレィを持たせる機能を有する通信折返し試験回路に関
する。
［従来の技術］
一般に、チャネル制ｇ９装置とデバイス制御装置との間
は、設置箇所が離れており、両者を接続しかつ通信を行
なわせる共通インターフェイスの距離が長くなる。この
ため、チャネル制ｕ４装ａ及びデバイス制御装置は、そ
れぞれディレィタイムを考慮した装置設計、即ちデータ
の送受信の間に一定時間のディレィタイムがあることを
前提にした設計を施されている。
は、設置箇所が離れており、両者を接続しかつ通信を行
なわせる共通インターフェイスの距離が長くなる。この
ため、チャネル制ｕ４装ａ及びデバイス制御装置は、そ
れぞれディレィタイムを考慮した装置設計、即ちデータ
の送受信の間に一定時間のディレィタイムがあることを
前提にした設計を施されている。
通信折返し試験時には、チャネル制御装置の送受信ライ
ン間を短絡的に接続して送出データを受信ラインに送る
ようにするが、短いケーブル、例えばｌ Ｏ〜２０ ｍ
ｍ 、最大１００ｍｍの長さのケーブルで接続しただ
けでは、要求される遅延時間を満たすことはできないの
で誤動作を起こす。
ン間を短絡的に接続して送出データを受信ラインに送る
ようにするが、短いケーブル、例えばｌ Ｏ〜２０ ｍ
ｍ 、最大１００ｍｍの長さのケーブルで接続しただ
けでは、要求される遅延時間を満たすことはできないの
で誤動作を起こす。
このため 従来は通信折返し試験時には、上述の誤動作
を防ぐため前述の一定時間のディレィを満たす長い折返
しケーブルで送受信ライン間を接続していた。
を防ぐため前述の一定時間のディレィを満たす長い折返
しケーブルで送受信ライン間を接続していた。
［解決すべき課題］
上述したように従来の通信折返し試験では、チャネル制
御装置とデバイス制御装置のデータのディレィに相当す
る長いケーブルを用意しなければならないという問題が
あった。
御装置とデバイス制御装置のデータのディレィに相当す
る長いケーブルを用意しなければならないという問題が
あった。
本発明は上述した問題点にかんがみなされたもので、通
信折返し試験時に長いケーブルを必要とせずに済み、か
つ通常の通信時にはバイパス可能な通信折返し回路の提
供を目的とする。
信折返し試験時に長いケーブルを必要とせずに済み、か
つ通常の通信時にはバイパス可能な通信折返し回路の提
供を目的とする。
［課題の解決手段］
上記目的を達成するために本発明は、チャネル制御装置
のデータ送受信ライン間に接離自在に介在し１通信折返
し試験時に前記チャネル制御回路より前記デバイス制御
装置へ送出される送信データにディレィを与えてを前記
チャネル制御回路の受信ラインに接続する通信折返し試
験回路であって、通常動作中は前記チャネル制御回路と
前記デバイス制御装置を共通インターフェイスで接続し
、折返し試験時は前記チャネル制御装置内で前記デバイ
ス制御装置への送信データをディレィラインを介して自
己チャネル制御装置の受信ラインに接続して受Ｑデータ
とする構成としである。
のデータ送受信ライン間に接離自在に介在し１通信折返
し試験時に前記チャネル制御回路より前記デバイス制御
装置へ送出される送信データにディレィを与えてを前記
チャネル制御回路の受信ラインに接続する通信折返し試
験回路であって、通常動作中は前記チャネル制御回路と
前記デバイス制御装置を共通インターフェイスで接続し
、折返し試験時は前記チャネル制御装置内で前記デバイ
ス制御装置への送信データをディレィラインを介して自
己チャネル制御装置の受信ラインに接続して受Ｑデータ
とする構成としである。
［実施例１
以下、本発明の一実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例のブロック図である。
図において、１０はチャネル制御装置、２０はデバイス
制御装置であり１両者の間は共通インターフェイスとな
る送信ライン５０、受信ライン６０等で接続されている
。また図中１００はチャネル制御回路である。
制御装置であり１両者の間は共通インターフェイスとな
る送信ライン５０、受信ライン６０等で接続されている
。また図中１００はチャネル制御回路である。
折返し試験装置３０は、チャネル制御装置１０内に位置
し、試験信号９０により送信ライン５０と受信ライン６
０を装置内部で短絡的に接続可能にするセレクタ（図示
せず）を有すると共に、セレクタにより切替えられて接
続された送信ライン５０と受信ライン６０の間に介在す
るディレィライン４０を備える。ディレィライン４０に
よる遅延時間は、チャネル制御装置ｌＯとデバイス制御
装置２０との間で予め規定されているディレィが生じる
ような時間とする。
し、試験信号９０により送信ライン５０と受信ライン６
０を装置内部で短絡的に接続可能にするセレクタ（図示
せず）を有すると共に、セレクタにより切替えられて接
続された送信ライン５０と受信ライン６０の間に介在す
るディレィライン４０を備える。ディレィライン４０に
よる遅延時間は、チャネル制御装置ｌＯとデバイス制御
装置２０との間で予め規定されているディレィが生じる
ような時間とする。
次に、本実施例の動作を説明する。
通常動作では、チャネル制御装置１０が送信データ７０
を送信ライン５０を介してデバイス制御装置２０に送出
すると、デバイス制御装置２０は送信データ７０に対す
る応答を受信ライン６０を介してチャネル制御装置１０
に返す、このとき、ディレィライン４０は切離されてい
る。
を送信ライン５０を介してデバイス制御装置２０に送出
すると、デバイス制御装置２０は送信データ７０に対す
る応答を受信ライン６０を介してチャネル制御装置１０
に返す、このとき、ディレィライン４０は切離されてい
る。
通信折返し試験時に試験信号９０が入力されると、セレ
クタが作動して共通インターフェイス上の送信ライン５
０と受信ライン６０とが短絡的に接続され、両ライン５
０．６０の間にディレィライン４０が介在する。このよ
うにして試験を行なうと、折返しのデータはディレィを
与えられてチャネル制御回路１００に戻るので誤動作を
起こすことがない。
クタが作動して共通インターフェイス上の送信ライン５
０と受信ライン６０とが短絡的に接続され、両ライン５
０．６０の間にディレィライン４０が介在する。このよ
うにして試験を行なうと、折返しのデータはディレィを
与えられてチャネル制御回路１００に戻るので誤動作を
起こすことがない。
［発明の効果］
以上説明したように本発明は、折返し試験装置による通
信折返し試験時、送信ラインと受信ラインの接続間にデ
ィレィラインを入れることにより試験時の誤動作を防止
できる。また、長いケーブルを用意する必要がなくなり
、容易に折返し試験を行なえるようになるという効果が
ある。
信折返し試験時、送信ラインと受信ラインの接続間にデ
ィレィラインを入れることにより試験時の誤動作を防止
できる。また、長いケーブルを用意する必要がなくなり
、容易に折返し試験を行なえるようになるという効果が
ある。
第１図は本発明の一実施例のブロック図である。
ｌＯ：チャネル制御装置
２０：デバイス制御装置
３０：折返し試験装置
４０：ディレィライン
５０：送信ライン
６０：受信ライン
７０：送信データ
８０：受信データ
９０：試験信金
１００：チャネル制御回路
Claims (1)
- チャネル制御装置のデータ送受信ライン間に接離自在に
介在し、通信折返し試験時に前記チャネル制御回路より
前記デバイス制御装置へ送出される送信データにディレ
イを与えて前記チャネル制御回路の受信ラインに接続す
る通信折返し試験回路であって、通常動作中は前記チャ
ネル制御回路と前記デバイス制御装置を共通インターフ
ェイスで接続し、折返し試験時は前記チャネル制御装置
内で前記デバイス制御装置への送信データをディレイラ
インを介して自己チャネル制御装置の受信ラインに接続
して受信データとすることを特徴とした通信折返し試験
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1004822A JPH02186748A (ja) | 1989-01-13 | 1989-01-13 | 通信折返し試験回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1004822A JPH02186748A (ja) | 1989-01-13 | 1989-01-13 | 通信折返し試験回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02186748A true JPH02186748A (ja) | 1990-07-23 |
Family
ID=11594402
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1004822A Pending JPH02186748A (ja) | 1989-01-13 | 1989-01-13 | 通信折返し試験回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02186748A (ja) |
-
1989
- 1989-01-13 JP JP1004822A patent/JPH02186748A/ja active Pending
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