JPH02187036A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPH02187036A JPH02187036A JP1007479A JP747989A JPH02187036A JP H02187036 A JPH02187036 A JP H02187036A JP 1007479 A JP1007479 A JP 1007479A JP 747989 A JP747989 A JP 747989A JP H02187036 A JPH02187036 A JP H02187036A
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- bus
- bus lines
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
液晶表示装置における薄膜トランジスタの製造方法に関
し、 上下に重なり合う２つのバスライン間を、接続工程を施
すことなしに電気的に接続可能とすることを目的とし、 それぞれ薄膜トランジスタが接続された複数個の画素が
マトリクス状に配列され、該各画素に薄膜トランジスタ
を介して所要の信号を供給するための複数本のバスライ
ンが配設されてなり、且つ、該バスラインが、少なくと
も一部が層間絶縁膜を含゛む弛の膜を介して積層された
下側バスラインと上側バスラインとの積層構造を有し、
該積層部分において前記２つのバスラインが電気的に接
続するよう構成された薄膜トランジスタマトリクスにお
いて、それを製造するに際し、前記積層部分において、
下側バスラインを、所定の導電膜を下層とし、Ａ２また
はＡＩ！、合金膜を最上層とする多層膜に形成し、該／
ｌまたはＡｌの合金膜の表面に導電性の突起を形成した
後、その上に層間絶縁膜を含む膜を形成し、その上に上
側バスラインを積層して上下バスライン間を電気的に接
続する工程を含む構成とする。
し、 上下に重なり合う２つのバスライン間を、接続工程を施
すことなしに電気的に接続可能とすることを目的とし、 それぞれ薄膜トランジスタが接続された複数個の画素が
マトリクス状に配列され、該各画素に薄膜トランジスタ
を介して所要の信号を供給するための複数本のバスライ
ンが配設されてなり、且つ、該バスラインが、少なくと
も一部が層間絶縁膜を含゛む弛の膜を介して積層された
下側バスラインと上側バスラインとの積層構造を有し、
該積層部分において前記２つのバスラインが電気的に接
続するよう構成された薄膜トランジスタマトリクスにお
いて、それを製造するに際し、前記積層部分において、
下側バスラインを、所定の導電膜を下層とし、Ａ２また
はＡＩ！、合金膜を最上層とする多層膜に形成し、該／
ｌまたはＡｌの合金膜の表面に導電性の突起を形成した
後、その上に層間絶縁膜を含む膜を形成し、その上に上
側バスラインを積層して上下バスライン間を電気的に接
続する工程を含む構成とする。
本発明は液晶表示装置におけるゲート接続対向マトリク
ス型の薄膜トランジスタの製造方法に関する。
ス型の薄膜トランジスタの製造方法に関する。
本発明者らは先に特願昭６１−２１２６９６号にて、ゲ
ート接続対向マトリクス方式と呼ばれる新規なアクティ
ブマトリクスの構造を提案した。
ート接続対向マトリクス方式と呼ばれる新規なアクティ
ブマトリクスの構造を提案した。
この方式は、液晶を挟持して対向配置された一対の絶縁
性基板の一方に、複数個の画素をマトリクス状に配列し
、この各画素ごとにそれを形成する表示電極と薄膜トラ
ンジスタ（ＴＰＴ）を設け、各画素ともＴＰＴのソース
電極を表示電極に接続し、ゲート電極は当該画素を選択
するための走査バスラインに接続し、且つ、ドレイン電
極は走査順位が次位の隣接走査バスラインに接続する。
性基板の一方に、複数個の画素をマトリクス状に配列し
、この各画素ごとにそれを形成する表示電極と薄膜トラ
ンジスタ（ＴＰＴ）を設け、各画素ともＴＰＴのソース
電極を表示電極に接続し、ゲート電極は当該画素を選択
するための走査バスラインに接続し、且つ、ドレイン電
極は走査順位が次位の隣接走査バスラインに接続する。
そして、絶縁性基板の他方には、ストライブ状のデータ
バスラインを、対向電極を兼ねて上記画素マトリクスの
各列対応に設ける。
バスラインを、対向電極を兼ねて上記画素マトリクスの
各列対応に設ける。
このような構造としたことにより、本方式ではバスライ
ン同士が交叉せず、製造が容易という利点を有する。
ン同士が交叉せず、製造が容易という利点を有する。
上記走査バスラインの構造に、第ｍ行目のゲートバスラ
インと、走査順位が一つ前の即ち第ｍ−１行目のドレイ
ンバスラインとを、平行且つ少なくとも両者の一部分が
重なり合うように配置し、上記型なり合っ泥部分で両バ
スラインを電気的に接続したものがある。
インと、走査順位が一つ前の即ち第ｍ−１行目のドレイ
ンバスラインとを、平行且つ少なくとも両者の一部分が
重なり合うように配置し、上記型なり合っ泥部分で両バ
スラインを電気的に接続したものがある。
このゲートバスラインとドレインバスラインを接続する
方法として、従来は、両バスライン間に介在する層間絶
縁膜をエツチングにより除去する方法や、レーザー照射
により上記層間絶縁膜の一部を蒸発させると同時に導体
を溶融させることにより、上下バスライン間を電気的に
接続する方法が用いられていた。
方法として、従来は、両バスライン間に介在する層間絶
縁膜をエツチングにより除去する方法や、レーザー照射
により上記層間絶縁膜の一部を蒸発させると同時に導体
を溶融させることにより、上下バスライン間を電気的に
接続する方法が用いられていた。
上記従来方法のうち、前者のエツチングによる方法では
、フォトマスクを使用する工程が増加するので、製造歩
留りの低下を招き製造原価の上昇を引き起こす、また、
後者のレーザー照射を用いる方法では、全バスラインに
対して１回以上レーザ照射を行う必要があるため、表示
ライン数が増加する程作業工数が増加し、これまた製造
原価を増大させる。
、フォトマスクを使用する工程が増加するので、製造歩
留りの低下を招き製造原価の上昇を引き起こす、また、
後者のレーザー照射を用いる方法では、全バスラインに
対して１回以上レーザ照射を行う必要があるため、表示
ライン数が増加する程作業工数が増加し、これまた製造
原価を増大させる。
そこで本発明は、上下に重なり合う２つのバスライン間
を、接続工程を施すことなしに電気的に接続可能とする
ことを目的とする。
を、接続工程を施すことなしに電気的に接続可能とする
ことを目的とする。
本発明では、ゲートバスラインとドレインバスラインの
少な（とも一部が層間絶縁膜を含む他の膜を介して積層
され、該積層部分において上記２つのバスラインが電気
的に接続する構成のバスラインを形成するに際して、上
記積層部分において下層側に配設される下側バスライン
１を、Ｔｉ膜３のような導電膜を下層とし、アルミニウ
ム（Ａｌ）またはＡ２合金膜４を最上層とする多層膜と
し、この下側バスライン１の最上層のＡｌまたはＡ２の
合金膜４の表面に、ヒロックまたはウィスカー等の導電
性の突起６を形成した後、その上に層間絶縁膜５を含む
膜を形成し、その上に上側バスライン２を積層する。
少な（とも一部が層間絶縁膜を含む他の膜を介して積層
され、該積層部分において上記２つのバスラインが電気
的に接続する構成のバスラインを形成するに際して、上
記積層部分において下層側に配設される下側バスライン
１を、Ｔｉ膜３のような導電膜を下層とし、アルミニウ
ム（Ａｌ）またはＡ２合金膜４を最上層とする多層膜と
し、この下側バスライン１の最上層のＡｌまたはＡ２の
合金膜４の表面に、ヒロックまたはウィスカー等の導電
性の突起６を形成した後、その上に層間絶縁膜５を含む
膜を形成し、その上に上側バスライン２を積層する。
駆動信号がバスライン抵抗により減衰して表示に輝度傾
斜が生じることを防止することを目的として、第１図（
ａ）、 （ｂ）に示すようにＴｉ膜３とＡ２膜４とを積
層して、バスラインの抵抗を低（した二重構造ゲートバ
スラインが使用されている。
斜が生じることを防止することを目的として、第１図（
ａ）、 （ｂ）に示すようにＴｉ膜３とＡ２膜４とを積
層して、バスラインの抵抗を低（した二重構造ゲートバ
スラインが使用されている。
上記二重構造に用いられるＡｆ膜４は、Ｈｔ （水素）
等の活性ガス中で３００〜４００°Ｃ程度の熱処理を施
すことにより、ヒロックと呼ばれる半球状の突起や、ウ
ィスカーと呼ばれる針状の突起等の導電性突起６がその
表面に生成する。これらの突起６は、Ａｌ膜４の厚さや
熱処理条件等により、高さを１μｍ程度にすることがで
きる。
等の活性ガス中で３００〜４００°Ｃ程度の熱処理を施
すことにより、ヒロックと呼ばれる半球状の突起や、ウ
ィスカーと呼ばれる針状の突起等の導電性突起６がその
表面に生成する。これらの突起６は、Ａｌ膜４の厚さや
熱処理条件等により、高さを１μｍ程度にすることがで
きる。
本発明はこの現象を利用した製造方法であって、通常、
上下２つのバスライン１．２の間には層間絶縁膜５や動
作半導体層等が形成されるが、この層間絶縁膜５を含む
膜の合計厚さは１μｍ以下の場合が多く、このような厚
さではヒロックまたはウィスカーの部分で膜の絶縁耐圧
低下またはピンホールが発生する。従って、このような
膜上に導電膜を積層した場合、ヒロックまたはウィスカ
ー等の導電性突起６を通じて上下の導電膜間が短絡する
。
上下２つのバスライン１．２の間には層間絶縁膜５や動
作半導体層等が形成されるが、この層間絶縁膜５を含む
膜の合計厚さは１μｍ以下の場合が多く、このような厚
さではヒロックまたはウィスカーの部分で膜の絶縁耐圧
低下またはピンホールが発生する。従って、このような
膜上に導電膜を積層した場合、ヒロックまたはウィスカ
ー等の導電性突起６を通じて上下の導電膜間が短絡する
。
つまり、下側バスライン（これをゲートバスラインとす
る）１の最上層に、ＡｆまたはＡ２合金膜４を設け、こ
れにヒロックまたはウィスカーのような導電性の突起６
を発生させておき、その上に層間絶縁膜５や動作半導体
層を形成し、更にその上に上側バスライン（これをドレ
インバスラインとする）２を形成した場合、２つのバス
ライン１．２間に介在する層間絶縁膜５を含む膜の合計
厚さを上記導電性の突起６の高さと同程度かそれ以下に
することにより、上下２つのバスライン１゜２間は上記
導電性の突起６により短絡し、電気的に接続する。
る）１の最上層に、ＡｆまたはＡ２合金膜４を設け、こ
れにヒロックまたはウィスカーのような導電性の突起６
を発生させておき、その上に層間絶縁膜５や動作半導体
層を形成し、更にその上に上側バスライン（これをドレ
インバスラインとする）２を形成した場合、２つのバス
ライン１．２間に介在する層間絶縁膜５を含む膜の合計
厚さを上記導電性の突起６の高さと同程度かそれ以下に
することにより、上下２つのバスライン１゜２間は上記
導電性の突起６により短絡し、電気的に接続する。
上記導電性の突起６がＴＰＴのゲート電極Ｇの部分に形
成され、この部分で絶縁膜の耐圧が低下すると、ゲート
とソース／ドレイン間の耐圧不良による表示欠陥が発生
するが、ゲート電極Ｇの幅がきわめて細いため、上層の
Ａ２膜４はサイドエツチングにより完全に除去できるの
で、ゲート電極Ｇ上にはヒロック等の導電性の突起６は
存在せず、従ってこの部分で耐圧低下を生じることばな
い。
成され、この部分で絶縁膜の耐圧が低下すると、ゲート
とソース／ドレイン間の耐圧不良による表示欠陥が発生
するが、ゲート電極Ｇの幅がきわめて細いため、上層の
Ａ２膜４はサイドエツチングにより完全に除去できるの
で、ゲート電極Ｇ上にはヒロック等の導電性の突起６は
存在せず、従ってこの部分で耐圧低下を生じることばな
い。
上記製造方法によれば、殆ど製造工程を増加させること
なく上下２つのバスライン間を接続できるため、コスト
低減を図ることができる。また、高耐圧が必要となるＴ
ＰＴのゲート部分では、Ａ２は除去されて凹凸が発生し
ないため、耐圧の低下を招くことはない。
なく上下２つのバスライン間を接続できるため、コスト
低減を図ることができる。また、高耐圧が必要となるＴ
ＰＴのゲート部分では、Ａ２は除去されて凹凸が発生し
ないため、耐圧の低下を招くことはない。
以下本発明に係る製造方法の一実施例を、第１図（ａ）
、 （ｂ）および第２図（ａ）〜（ｉ）により説明する
。この第２図（ａ） 〜（ｉ）は、上記第１図（ａ）の
Ａ−Ａ矢視部所面図である。なお、本実施例では下側バ
スライン１をゲートバスライン、上側バスライン２をド
レインバスラインとした例を説明する。
、 （ｂ）および第２図（ａ）〜（ｉ）により説明する
。この第２図（ａ） 〜（ｉ）は、上記第１図（ａ）の
Ａ−Ａ矢視部所面図である。なお、本実施例では下側バ
スライン１をゲートバスライン、上側バスライン２をド
レインバスラインとした例を説明する。
〔第２図（ａ）参照〕
ガラス基板７上に厚さ約４０ｎｍのＴｉ膜３とその上に
厚さ約１μｍのＡｆ膜４を、スパッタリング法により順
次積層する。
厚さ約１μｍのＡｆ膜４を、スパッタリング法により順
次積層する。
〔同図０））参照〕
次いで所定のパターンを有するレジスト膜１０をマスク
としてウェットエツチングを行い、ＡＡＡｓ２露出部を
除去する。
としてウェットエツチングを行い、ＡＡＡｓ２露出部を
除去する。
〔同図（Ｃ）参照］
次いでドライエツチング法によりＴｉ膜２の露出部を除
去する。
去する。
更にエツチング液に浸漬して上記Ａ２膜４のサイドエツ
チングを行うことにより、ゲート電極６部分の八２を除
去する。これにより第１図（ａ）に示すように、Ａｌ膜
４は下側バスライン１のゲートバスライン部Ｂにのみ残
留し、ゲート電極Ｇの部分はＴｉ膜３のみが残留する。
チングを行うことにより、ゲート電極６部分の八２を除
去する。これにより第１図（ａ）に示すように、Ａｌ膜
４は下側バスライン１のゲートバスライン部Ｂにのみ残
留し、ゲート電極Ｇの部分はＴｉ膜３のみが残留する。
そのあと、レジスト膜１０を除去したのち、Ｈ２（水素
）ガス中で凡そ４００°Ｃの熱処理を行なって、Ａ ｆ
ｆｉ［４の表面にヒロック６を形成する。ここで形成さ
れるヒロック６の高さは、凡そ０． ５〜１μｍ程度で
ある。本工程でヒロック６が形成されるのはゲートバス
ライン部Ｂのみであって、ゲート電極Ｇの部分はＡｌ膜
４が除去されているので、ヒロック６のような導電性の
突起は形成されない。
）ガス中で凡そ４００°Ｃの熱処理を行なって、Ａ ｆ
ｆｉ［４の表面にヒロック６を形成する。ここで形成さ
れるヒロック６の高さは、凡そ０． ５〜１μｍ程度で
ある。本工程でヒロック６が形成されるのはゲートバス
ライン部Ｂのみであって、ゲート電極Ｇの部分はＡｌ膜
４が除去されているので、ヒロック６のような導電性の
突起は形成されない。
次いで、ゲート絶縁膜として厚さ約３５００人の５ｉＮ
（窒化珪素）膜１２、動作半導体層として厚さ約３００
〜１０００人のａ−３ｔ層１３を、プラズマ化学気相成
長（ＣＶＤ）法により連続成膜する。
（窒化珪素）膜１２、動作半導体層として厚さ約３００
〜１０００人のａ−３ｔ層１３を、プラズマ化学気相成
長（ＣＶＤ）法により連続成膜する。
〔同図（縛参照）
その上にコンタクト層としてＰ（リン）をドープしたｎ
”ａ−３ｔ層１４および上部電極としてのＴｉ膜１５を
形成する。
”ａ−３ｔ層１４および上部電極としてのＴｉ膜１５を
形成する。
上記Ｔｉ膜１５． ｎ’ ａ−３１Ｊｉ１４及びａ−３
ｔ層１３を所定の形状にバターニングして、上側バスラ
イン（ドレインバスライン）２を形成する。
ｔ層１３を所定の形状にバターニングして、上側バスラ
イン（ドレインバスライン）２を形成する。
この状態で上下２つのバスライン間の抵抗を測定した結
果、充分に電気的な接続が得られていることを確認した
。
果、充分に電気的な接続が得られていることを確認した
。
〔同図０）参照〕
更にこの上に表示電極となるＩＴＯ（酸化インジウム錫
）膜１６を形成し、所定のパターンにエツチングして、
本実施例による２層構造のバスラインが完成した。
）膜１６を形成し、所定のパターンにエツチングして、
本実施例による２層構造のバスラインが完成した。
以上のようにして本実施例では、下側バスライン１の最
上層をＡｌ膜とし、これに簡単な加熱処理を施すのみで
ヒロックのような導電性の突起を形成することにより、
その上に形成した層間絶縁膜その他をこの導電性の突起
が貫通して、上側バスライン２と接触し、上下の２つの
バスライン間を電気的に接続する。
上層をＡｌ膜とし、これに簡単な加熱処理を施すのみで
ヒロックのような導電性の突起を形成することにより、
その上に形成した層間絶縁膜その他をこの導電性の突起
が貫通して、上側バスライン２と接触し、上下の２つの
バスライン間を電気的に接続する。
従って従来のようなマスク工程やレーザ照射工程が不要
となり、製造工程が簡単化できる。
となり、製造工程が簡単化できる。
〔発明の効果〕
本発明によれば、簡単な熱処理工程のみで上下バスライ
ン間の電気的接続が得られるので、製造工程の簡単化お
よび低コスト化が図れる。
ン間の電気的接続が得られるので、製造工程の簡単化お
よび低コスト化が図れる。
第１図（ａ）、 （ｂ）は本発明の構成説明図、第２図
（ａ）〜（ｉ）は本発明一実施例の説明図である。 図において、１は下側バスライン（ゲートバスライン）
、２は上側バスライン（ドレインバスライン）、３はＴ
ｉ膜、４はＡ２またはＡ２合金膜、５は層間絶縁膜、６
は導電性の突起（ヒロック）、７はガラス基板、１２は
ＳｉＮ膜、１３は動作半導体層（ａ−Ｓｉ層）、１４は
ｎ”ａ−３ｔ層、１５はＴｉ膜を示す。 代理人 弁理士 井 桁 貞 − ぐ 本発明０槙成訛−図 第１ 図 本ミド畷ジａｐヘーＶ、ノン畦し祷りσつ説ヨＭＩン〕
第２図（そめｆ） ）Ｆ発明−・Ｒ脚台１つ貌Ｂへ圀 第２ 図 （王の２）
（ａ）〜（ｉ）は本発明一実施例の説明図である。 図において、１は下側バスライン（ゲートバスライン）
、２は上側バスライン（ドレインバスライン）、３はＴ
ｉ膜、４はＡ２またはＡ２合金膜、５は層間絶縁膜、６
は導電性の突起（ヒロック）、７はガラス基板、１２は
ＳｉＮ膜、１３は動作半導体層（ａ−Ｓｉ層）、１４は
ｎ”ａ−３ｔ層、１５はＴｉ膜を示す。 代理人 弁理士 井 桁 貞 − ぐ 本発明０槙成訛−図 第１ 図 本ミド畷ジａｐヘーＶ、ノン畦し祷りσつ説ヨＭＩン〕
第２図（そめｆ） ）Ｆ発明−・Ｒ脚台１つ貌Ｂへ圀 第２ 図 （王の２）
Claims (1)
- 【特許請求の範囲】 それぞれ薄膜トランジスタが接続された複数個の画素が
マトリクス状に配列され、該各画素に薄膜トランジスタ
を介して所要の信号を供給するための複数本のバスライ
ンが配設されてなり、且つ、該バスラインが、少なくと
も一部が層間絶縁膜（５）を含む他の膜を介して積層さ
れた下側バスライン（１）と上側バスライン（２）との
積層構造を有し、該積層部分において前記２つのバスラ
イン（１、２）が電気的に接続するよう構成された薄膜
トランジスタマトリクスにおいて、それを製造するに際
し、 前記積層部分において、下側バスライン（１）を、所定
の導電膜（３）を下層とし、アルミニウムまたはアルミ
ニウム合金膜（４）を最上層とする多層膜に形成し、該
アルミニウムまたはアルミニウム合金膜（４）の表面に
導電性の突起（６）を形成した後、その上に層間絶縁膜
（５）を含む膜を形成し、その上に上側バスライン（２
）を積層して上下バスライン間を電気的に接続する工程
を含むことを特徴とする薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1007479A JPH02187036A (ja) | 1989-01-13 | 1989-01-13 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1007479A JPH02187036A (ja) | 1989-01-13 | 1989-01-13 | 薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02187036A true JPH02187036A (ja) | 1990-07-23 |
Family
ID=11666907
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1007479A Pending JPH02187036A (ja) | 1989-01-13 | 1989-01-13 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02187036A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7192817B2 (en) | 1997-06-11 | 2007-03-20 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing a semiconductor device |
-
1989
- 1989-01-13 JP JP1007479A patent/JPH02187036A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7192817B2 (en) | 1997-06-11 | 2007-03-20 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing a semiconductor device |
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