JPH02189639A - 制御システムの二重化切換装置 - Google Patents
制御システムの二重化切換装置Info
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- JPH02189639A JPH02189639A JP1009106A JP910689A JPH02189639A JP H02189639 A JPH02189639 A JP H02189639A JP 1009106 A JP1009106 A JP 1009106A JP 910689 A JP910689 A JP 910689A JP H02189639 A JPH02189639 A JP H02189639A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は、複数の検出信号を出力しつつ、複数の操作信
号を入力して制御される制御対象機器、稼動系、待機系
の２つの入力部であって、少な（ともそれぞれ同一の前
記検出信号を入力して同一のシリアルのデジタル入力信
号に変換する処理を前記検出信号の別に順次実行する入
力部、前記デジタル入力信号に所定の演算処理を施して
前記制御対象機器を制御するためのシリアルのデジタル
出力信号を出力する演算部、 稼動系、待機系の２つの出力部であって、少なくともそ
れぞれ同一の前記デジタル出力信号を入力して同一の前
記操作信号に変換する処理を前記操作信号の別に順次実
行する出力部、を備えた待機冗長形二重化制御システム
における前記入力部または出力部を稼動系から待機系へ
切換える二重化切換装置に関するもので、 特に前記切換えの際の処理の切換ねり時間を極力少なく
し得るようにした二重化切換装置に関する。 なお以下各図において同一の符号は同一、もしくは相当
部分を示す。
号を入力して制御される制御対象機器、稼動系、待機系
の２つの入力部であって、少な（ともそれぞれ同一の前
記検出信号を入力して同一のシリアルのデジタル入力信
号に変換する処理を前記検出信号の別に順次実行する入
力部、前記デジタル入力信号に所定の演算処理を施して
前記制御対象機器を制御するためのシリアルのデジタル
出力信号を出力する演算部、 稼動系、待機系の２つの出力部であって、少なくともそ
れぞれ同一の前記デジタル出力信号を入力して同一の前
記操作信号に変換する処理を前記操作信号の別に順次実
行する出力部、を備えた待機冗長形二重化制御システム
における前記入力部または出力部を稼動系から待機系へ
切換える二重化切換装置に関するもので、 特に前記切換えの際の処理の切換ねり時間を極力少なく
し得るようにした二重化切換装置に関する。 なお以下各図において同一の符号は同一、もしくは相当
部分を示す。
第２図および第３図はおのおの従来のこの種の二重化切
換方式を説明するためのブロック回路図である。 第２図において、■は制御対象機器１０からのアナログ
の入力データ７Ａに基いて所定の演算を行い、この制御
対象機器１０を制御するためのデジタルの出力データ８
Ｂを得る演算部で図外のＣＰＵを備えている。入力デー
タ７Ａは制御対象機器の運転状況を示すアナログデータ
で、制御対象機器１０の複数の検出部７（７１〜７ｎ）
よりそれぞれ出力される。 ５および６は図外のＣＰＵを備えた同一の構成の入力部
で、それぞれ複数の検出部７からのアナログの入力デー
タ７Ａを、互いに同期して切換動作を行うマルチプレク
サ（ＭＰＸとも略記する）５’Ｃ，６Ｇを介し順次切換
え入力したうえ、Ａ／Ｄ変換器５ｂ、６ｂを介しＡ／Ｄ
変換し、さらにこのＡ／Ｄ変換されたパラレルのデジタ
ルデータをパラレル／シリアル変換器５ａ、６ａを介し
シリアルのデジタルデータ９八に変えて演算部１へ伝達
する。そして、この５と６とで稼動系と待機系の２系統
を構成している。この例では、５と６のうら一方の５を
稼動系入力部、他方の６を待機系入力部として使用する
ものとする。 ２および３は図外のＣＰＵを備えた同一の構成の出力部
で、それぞれ演算部１のシリアルがっデジタルの出力デ
ータ８Ｂを、シリアル／パラレル変換器２ａ、３ａを介
し順次パラレルのデジタルデータに変換したうえ、この
変換データをＤ／Ａ変換器２ｂ、３ｂを介しＤ／Ａ変換
し、さらにこの変換されたアナログデータを互いに同期
して切換動作を行うマルチプレクサ（ＭＡＸ）を介し制
御対象機器１０の複数の動作部４（４１〜４ｎ）へ順次
切換えて伝達する。そして、前記の入力部と同様に２と
３とで稼動系と待機系の２系統を構成しており、この例
では一方の２を稼動系出力部として、他方の３を待機系
出力部として使用するものとする。 １２は演算部１に備えられた稼動系と待機系の切換部で
入力部及び出力部の切り換えが可能である。 稼動系の入力部５あるいは出力部２に異常が発生した場
合、演算部１に備えられた図外の入力データあるいは出
力データの異常検出手段を介して異常を検出し、演算部
１に備えられた切換部１２によって、異常が発生した稼
動系の入力部５あるいは出力部２から、待機系の入力部
６あるいは出力部３へ切り換える。 次の第３図において、第２図と異なる点は、稼動系と待
機系とを切り換える切換部が、それぞれ入力部および出
力部における制御対象機器１０に近い側に備えられてい
る点のみであり、稼動系入力部５には切換部５１が待機
系入力部６には切換部６１が、稼動系出力部２には切換
部２１が、待機系出力部３には切換部３１がそれぞれ備
えられている。 稼動系の入力部５あるいは出力部２に異常が発生した場
合、これらの入力部あるいは出力部に備えられた図外の
入力データあるいは出力データの異常検出手段を用いて
異常を検出し、異常の発生した稼動系の入力部５あるい
は出力部２を、これらの入力部５，６およびおよび出力
部２．３に備えられた切換部５１．６１および２１．３
１によって、待機系の入力部６あるいは出力部３に切り
換える。
換方式を説明するためのブロック回路図である。 第２図において、■は制御対象機器１０からのアナログ
の入力データ７Ａに基いて所定の演算を行い、この制御
対象機器１０を制御するためのデジタルの出力データ８
Ｂを得る演算部で図外のＣＰＵを備えている。入力デー
タ７Ａは制御対象機器の運転状況を示すアナログデータ
で、制御対象機器１０の複数の検出部７（７１〜７ｎ）
よりそれぞれ出力される。 ５および６は図外のＣＰＵを備えた同一の構成の入力部
で、それぞれ複数の検出部７からのアナログの入力デー
タ７Ａを、互いに同期して切換動作を行うマルチプレク
サ（ＭＰＸとも略記する）５’Ｃ，６Ｇを介し順次切換
え入力したうえ、Ａ／Ｄ変換器５ｂ、６ｂを介しＡ／Ｄ
変換し、さらにこのＡ／Ｄ変換されたパラレルのデジタ
ルデータをパラレル／シリアル変換器５ａ、６ａを介し
シリアルのデジタルデータ９八に変えて演算部１へ伝達
する。そして、この５と６とで稼動系と待機系の２系統
を構成している。この例では、５と６のうら一方の５を
稼動系入力部、他方の６を待機系入力部として使用する
ものとする。 ２および３は図外のＣＰＵを備えた同一の構成の出力部
で、それぞれ演算部１のシリアルがっデジタルの出力デ
ータ８Ｂを、シリアル／パラレル変換器２ａ、３ａを介
し順次パラレルのデジタルデータに変換したうえ、この
変換データをＤ／Ａ変換器２ｂ、３ｂを介しＤ／Ａ変換
し、さらにこの変換されたアナログデータを互いに同期
して切換動作を行うマルチプレクサ（ＭＡＸ）を介し制
御対象機器１０の複数の動作部４（４１〜４ｎ）へ順次
切換えて伝達する。そして、前記の入力部と同様に２と
３とで稼動系と待機系の２系統を構成しており、この例
では一方の２を稼動系出力部として、他方の３を待機系
出力部として使用するものとする。 １２は演算部１に備えられた稼動系と待機系の切換部で
入力部及び出力部の切り換えが可能である。 稼動系の入力部５あるいは出力部２に異常が発生した場
合、演算部１に備えられた図外の入力データあるいは出
力データの異常検出手段を介して異常を検出し、演算部
１に備えられた切換部１２によって、異常が発生した稼
動系の入力部５あるいは出力部２から、待機系の入力部
６あるいは出力部３へ切り換える。 次の第３図において、第２図と異なる点は、稼動系と待
機系とを切り換える切換部が、それぞれ入力部および出
力部における制御対象機器１０に近い側に備えられてい
る点のみであり、稼動系入力部５には切換部５１が待機
系入力部６には切換部６１が、稼動系出力部２には切換
部２１が、待機系出力部３には切換部３１がそれぞれ備
えられている。 稼動系の入力部５あるいは出力部２に異常が発生した場
合、これらの入力部あるいは出力部に備えられた図外の
入力データあるいは出力データの異常検出手段を用いて
異常を検出し、異常の発生した稼動系の入力部５あるい
は出力部２を、これらの入力部５，６およびおよび出力
部２．３に備えられた切換部５１．６１および２１．３
１によって、待機系の入力部６あるいは出力部３に切り
換える。
【発明が解決しようとする課題】
しかしながら前述の方式では次の問題がある。
まず第２図の方式では稼動系出力部２に異常があり、前
述の如く演算部ｌ内の切換部１２で待機系出力部３に切
り換える場合、演算部１から待機系出力部３の出力部ま
での間にシリアル／パラレル変換器３ａやＤ／Ａ変換器
３ｂ等の処理に基づく時間遅れがあるため、異常が発生
し切換部１２の切換えが完了してから操作部４まで出力
データ８Ｂが流れるには、ある期間を必要としその期間
、出力データが欠如してしまう。 一方、第３図の方式では稼動系入力部５に異常があり、
待機系入力部６に切換える場合、この方式では入力部５
，６内の切換部５Ｌ６１で切換えるが、待機系入力部６
の入力端と演算部１との間にＡ／Ｄ変換器６ｂやパラレ
ル／シリアル変換器６ａ等の処理に基づく時間遅れがあ
るため、異常が発生し切換えが完了してから演算部１ま
で入力データ７八が流れるには、ある期間を必要としそ
の期間、入力データが欠如してしまう。 そこで、本発明の課題は稼動系から待機系に切換える際
、入力部と演算部との間、あるいは演算部と出力部との
間の各種の変換処理に基づく時間遅れに起因するデータ
の欠如を解消した制御システムの二重化切換装置を提供
することにある。
述の如く演算部ｌ内の切換部１２で待機系出力部３に切
り換える場合、演算部１から待機系出力部３の出力部ま
での間にシリアル／パラレル変換器３ａやＤ／Ａ変換器
３ｂ等の処理に基づく時間遅れがあるため、異常が発生
し切換部１２の切換えが完了してから操作部４まで出力
データ８Ｂが流れるには、ある期間を必要としその期間
、出力データが欠如してしまう。 一方、第３図の方式では稼動系入力部５に異常があり、
待機系入力部６に切換える場合、この方式では入力部５
，６内の切換部５Ｌ６１で切換えるが、待機系入力部６
の入力端と演算部１との間にＡ／Ｄ変換器６ｂやパラレ
ル／シリアル変換器６ａ等の処理に基づく時間遅れがあ
るため、異常が発生し切換えが完了してから演算部１ま
で入力データ７八が流れるには、ある期間を必要としそ
の期間、入力データが欠如してしまう。 そこで、本発明の課題は稼動系から待機系に切換える際
、入力部と演算部との間、あるいは演算部と出力部との
間の各種の変換処理に基づく時間遅れに起因するデータ
の欠如を解消した制御システムの二重化切換装置を提供
することにある。
前述の課題を解決するために、本発明の二重切換装置に
おいては、ｒ（検出部７などから出力される）複数の検
出信号（入力データ７八など）を出力しつつ、複数の操
作信号（４Ａなど）を入力して制御される制御対象機器
（１０など）、稼動系、待機系の２つの入力部であって
、少なくともそれぞれ同一の前記検出信号を入力して同
一のシリアルのデジタル入力信号（９Ａなど）に変換す
る処理を前記検出信号の別に順次実行する入力部（５，
６など）、 前記デジタル入力信号に所定の演算処理を施して前記制
御対象機器を制御するためのシリアルのデアタル出力信
号（出力データ８Ｂなど）を出力する演算部（１など）
、 稼動系、待機系の２つの出力部であって、少なくともそ
れぞれ同一の前記デジタル出力信号を入力して同一の前
記操作信号に変換する処理を前記操作信号の別に順次実
行する出力部（２，３など）、を備えた制御システムで
あって、 前記演算部と入力部との間に設けられ、前記演算部へ前
記デジタル入力信号を常時は前記稼動系入力部から入力
し、該入力部が異常のときは前記待機系入力部から切換
え入力する第１の切換手段（切換部１１など）と、 前記出力部の出力側に設けられ、前記制御対象機器へ前
記操作信号を常時は前記稼動系出力部から出力し、該出
力部が異常のときは前記待機系出力部から切換え出力す
る第２の切換手段（切換部２１．３１など）と、を備え
たｊものとする。
おいては、ｒ（検出部７などから出力される）複数の検
出信号（入力データ７八など）を出力しつつ、複数の操
作信号（４Ａなど）を入力して制御される制御対象機器
（１０など）、稼動系、待機系の２つの入力部であって
、少なくともそれぞれ同一の前記検出信号を入力して同
一のシリアルのデジタル入力信号（９Ａなど）に変換す
る処理を前記検出信号の別に順次実行する入力部（５，
６など）、 前記デジタル入力信号に所定の演算処理を施して前記制
御対象機器を制御するためのシリアルのデアタル出力信
号（出力データ８Ｂなど）を出力する演算部（１など）
、 稼動系、待機系の２つの出力部であって、少なくともそ
れぞれ同一の前記デジタル出力信号を入力して同一の前
記操作信号に変換する処理を前記操作信号の別に順次実
行する出力部（２，３など）、を備えた制御システムで
あって、 前記演算部と入力部との間に設けられ、前記演算部へ前
記デジタル入力信号を常時は前記稼動系入力部から入力
し、該入力部が異常のときは前記待機系入力部から切換
え入力する第１の切換手段（切換部１１など）と、 前記出力部の出力側に設けられ、前記制御対象機器へ前
記操作信号を常時は前記稼動系出力部から出力し、該出
力部が異常のときは前記待機系出力部から切換え出力す
る第２の切換手段（切換部２１．３１など）と、を備え
たｊものとする。
稼動系入力部および待機系入力部の演算部への入力端に
は、それぞれ同じ信号が出力されており、また稼動出力
部の切換部への出力端および待機系出力部の切換部の出
力端にも、それぞれ同じ信号が出力されているので、入
力部あるいは出力部の異常でこれらを稼動系から待機系
へ切換えても、この切換えによる処理の時間遅れは殆ど
ない。
は、それぞれ同じ信号が出力されており、また稼動出力
部の切換部への出力端および待機系出力部の切換部の出
力端にも、それぞれ同じ信号が出力されているので、入
力部あるいは出力部の異常でこれらを稼動系から待機系
へ切換えても、この切換えによる処理の時間遅れは殆ど
ない。
第１図は本発明の一実施例を示すブロック回路図で第２
図、第３図に対応するものである。第１図において、１
は制御対象機器１０からの入力データ７Ａに基いて所定
の演算を行いこの制御対象機器１０を制御するための出
力データ８８を得る演算部であり、この演算部１には第
２図における切換部１２に代り、稼動系入力部５と待機
系入力部６の切換のみを行う切換部１１が設けられ、出
力部２゜３の切換は第３図と同様に行わないようにした
以外は第２図と同様に構成されている。 入力データ７Ａは制御対象機器１０の運転状況を示すア
ナログデータで、制御対象機器１０の複数の検出部７（
７１〜７ｎ）よりそれぞれ出力される。稼動系入力部５
および待機系入力部６の構成や動作、およびこの入力５
，６と検出部７との接続は第２図の場合と全く同じであ
る。またこの入力５，６と検出部１１との接続も、第２
図における入力部５゜６と切換部１２との接続と全く同
様である。 また稼動系出力部２．待機系出力部３の構成や動作、お
よびこの出力部２．３と、演算部１および操作部４との
接続は第３図と全く同じである。 なお各切換部２１．３１は少なくともこの出力部２゜３
内でシリアルかつデジタルの出力データ８Ｂが操作信号
４八に変換された後にそれぞれ置かれるものとする。従
ってこの例では切換部２１．３１はそれぞれＤ／Ａ変換
器２ｂ、３ｂとマルチプレクサ２Ｇ、３Ｇとの間に設け
られている。 このように構成す葛ことにより、稼動系入力部５に異常
が発生した場合、演算部ｌに設けられた図外の入力デー
タの異常検出手段を用いて異常を検出し、異常が発生し
た稼動系入力部５を演算部１に設けられた切換部１１に
よって待機系入力部６には切り換えるが、待機系入力部
６には入力データ７Ａが到達している（即ち入力部６は
入力部５と同じシリアルのデジタルデータ９Ａを切換部
１１の入口に出力している）ため、切り換えによる時間
遅れはほとんどない。何となれば通常待機冗長形二重化
コンピータシステムにあっては、待機系は運転が停止し
ているのではな（、正規に運転されており、ただデータ
のみは稼動系を使用し待機系のデータは予備となってい
るため、入力データ７八は待機系入力部６の出力端に到
達しているからである。 また稼動系出力部２に異常が発生した場合、出力部２に
設けられた図外の出力データの異常検出手段を用いて異
常を検出し、異常が発生した稼動系出力部２を出力２．
３に備えられた切換部２１゜３１によって待機系出力部
３に切り換えるが、待機系出力部３の切換部３１まで出
力データ８Ｂは到達している（即ち出力部３は切換部３
１の演算部１例の出力端に、出力部２が切換部２１の演
算部１側の出力端に出力している信号と同じ出力信号を
出力している）ため、切り換えによる時間遅れはほとん
どない。 なお以上の実施例においては制御対象機器１０がアナロ
グデータを授受するものとしたが、制御対象機器１０が
直接パラレルのデジタルデータを授受する場合であって
も（従ってＡ／Ｄ変換器５ｂ。 ６ｂやＤ／Ａ変換器２ｂ、３ｂが省略される場合であっ
ても）、本発明が適用し得ることは明らかである。
図、第３図に対応するものである。第１図において、１
は制御対象機器１０からの入力データ７Ａに基いて所定
の演算を行いこの制御対象機器１０を制御するための出
力データ８８を得る演算部であり、この演算部１には第
２図における切換部１２に代り、稼動系入力部５と待機
系入力部６の切換のみを行う切換部１１が設けられ、出
力部２゜３の切換は第３図と同様に行わないようにした
以外は第２図と同様に構成されている。 入力データ７Ａは制御対象機器１０の運転状況を示すア
ナログデータで、制御対象機器１０の複数の検出部７（
７１〜７ｎ）よりそれぞれ出力される。稼動系入力部５
および待機系入力部６の構成や動作、およびこの入力５
，６と検出部７との接続は第２図の場合と全く同じであ
る。またこの入力５，６と検出部１１との接続も、第２
図における入力部５゜６と切換部１２との接続と全く同
様である。 また稼動系出力部２．待機系出力部３の構成や動作、お
よびこの出力部２．３と、演算部１および操作部４との
接続は第３図と全く同じである。 なお各切換部２１．３１は少なくともこの出力部２゜３
内でシリアルかつデジタルの出力データ８Ｂが操作信号
４八に変換された後にそれぞれ置かれるものとする。従
ってこの例では切換部２１．３１はそれぞれＤ／Ａ変換
器２ｂ、３ｂとマルチプレクサ２Ｇ、３Ｇとの間に設け
られている。 このように構成す葛ことにより、稼動系入力部５に異常
が発生した場合、演算部ｌに設けられた図外の入力デー
タの異常検出手段を用いて異常を検出し、異常が発生し
た稼動系入力部５を演算部１に設けられた切換部１１に
よって待機系入力部６には切り換えるが、待機系入力部
６には入力データ７Ａが到達している（即ち入力部６は
入力部５と同じシリアルのデジタルデータ９Ａを切換部
１１の入口に出力している）ため、切り換えによる時間
遅れはほとんどない。何となれば通常待機冗長形二重化
コンピータシステムにあっては、待機系は運転が停止し
ているのではな（、正規に運転されており、ただデータ
のみは稼動系を使用し待機系のデータは予備となってい
るため、入力データ７八は待機系入力部６の出力端に到
達しているからである。 また稼動系出力部２に異常が発生した場合、出力部２に
設けられた図外の出力データの異常検出手段を用いて異
常を検出し、異常が発生した稼動系出力部２を出力２．
３に備えられた切換部２１゜３１によって待機系出力部
３に切り換えるが、待機系出力部３の切換部３１まで出
力データ８Ｂは到達している（即ち出力部３は切換部３
１の演算部１例の出力端に、出力部２が切換部２１の演
算部１側の出力端に出力している信号と同じ出力信号を
出力している）ため、切り換えによる時間遅れはほとん
どない。 なお以上の実施例においては制御対象機器１０がアナロ
グデータを授受するものとしたが、制御対象機器１０が
直接パラレルのデジタルデータを授受する場合であって
も（従ってＡ／Ｄ変換器５ｂ。 ６ｂやＤ／Ａ変換器２ｂ、３ｂが省略される場合であっ
ても）、本発明が適用し得ることは明らかである。
本発明によれば、稼動系入力部に異常が発生した場合は
演算部に備えられた切換部により待機系入力部に切換え
る、また稼動系出力部に異常が発生した場合は出力部に
備えられた切換部により待機系出力部に切換えることに
より、切換え時のデータの欠如を解消したのでデータの
流れが欠損したり遅れたりすることが防止される。 このことは、制御対象機器の運転に擾乱が入ることが無
くなり、特に精密運転制御が要求されるプラントの制御
など各種の精密運転制御が要求される装置に対しその効
果は大きい。
演算部に備えられた切換部により待機系入力部に切換え
る、また稼動系出力部に異常が発生した場合は出力部に
備えられた切換部により待機系出力部に切換えることに
より、切換え時のデータの欠如を解消したのでデータの
流れが欠損したり遅れたりすることが防止される。 このことは、制御対象機器の運転に擾乱が入ることが無
くなり、特に精密運転制御が要求されるプラントの制御
など各種の精密運転制御が要求される装置に対しその効
果は大きい。
第１図は本発明の一実施例を示すブロック回路図、第２
図および第３図はそれぞれ第１図に対応する従来のブロ
ック回路図である。 ｉ−一一一一演算部、２−・−稼動系出力部、３ −一
−−−待機系出力部、２ａ、３ａ −・・・シリアル
／パラレル変換器、２ｂ、３ｂ −・・−Ｄ／Ａ変換
器、４ （４１〜４ｎ）操作部、５ ・−・−・稼動系
入力部、６−−−−−−待機系入力部、５ａ、６ａ
−−・パラレル／シリアル変換器、５ｂ、６ｂ−・−Ａ
／Ｄ変換器、２０〜６Ｃ：マルチプレクサ、７（７１〜
７ｎ） −・−検出部、８ −一−−−出力バッファ
、９−−−−一一人ノノバッファ、１０−−一−−制御
対象機器、１１．２１．３１・−・・−切換部、７Ａ
−・入力データ、１２： 七Ｉ十桑舎ｐ
図および第３図はそれぞれ第１図に対応する従来のブロ
ック回路図である。 ｉ−一一一一演算部、２−・−稼動系出力部、３ −一
−−−待機系出力部、２ａ、３ａ −・・・シリアル
／パラレル変換器、２ｂ、３ｂ −・・−Ｄ／Ａ変換
器、４ （４１〜４ｎ）操作部、５ ・−・−・稼動系
入力部、６−−−−−−待機系入力部、５ａ、６ａ
−−・パラレル／シリアル変換器、５ｂ、６ｂ−・−Ａ
／Ｄ変換器、２０〜６Ｃ：マルチプレクサ、７（７１〜
７ｎ） −・−検出部、８ −一−−−出力バッファ
、９−−−−一一人ノノバッファ、１０−−一−−制御
対象機器、１１．２１．３１・−・・−切換部、７Ａ
−・入力データ、１２： 七Ｉ十桑舎ｐ
Claims (1)
- 【特許請求の範囲】 １）複数の検出信号を出力しつつ、複数の操作信号を入
力して制御される制御対象機器、 稼動系、待機系の２つの入力部であって、少なくともそ
れぞれ同一の前記検出信号を入力して同一のシリアルの
デジタル入力信号に変換する処理を前記検出信号の別に
順次実行する入力部、前記デジタル入力信号に所定の演
算処理を施して前記制御対象機器を制御するためのシリ
アルのデジタル出力信号を出力する演算部、 稼動系、待機系の２つの出力部であって、少なくともそ
れぞれ同一の前記デジタル出力信号を入力して同一の前
記操作信号に変換する処理を前記操作信号の別に順次実
行する出力部、を備えた制御システムであって、 前記演算部と入力部との間に設けられ、前記演算部へ前
記デジタル入力信号を常時は前記稼動系入力部から入力
し、該入力部が異常のときは前記待機系入力部から切換
え入力する第１の切換手段と、 前記出力部の出力側に設けられ、前記制御対象機器へ前
記操作信号を常時は前記稼動系出力部から出力し、該出
力部が異常のときは前記待機系出力部から切換え出力す
る第２の切換手段と、を備えたことを特徴とする制御シ
ステムの二重化切換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1009106A JPH07117906B2 (ja) | 1989-01-18 | 1989-01-18 | 制御システムの二重化切換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1009106A JPH07117906B2 (ja) | 1989-01-18 | 1989-01-18 | 制御システムの二重化切換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02189639A true JPH02189639A (ja) | 1990-07-25 |
| JPH07117906B2 JPH07117906B2 (ja) | 1995-12-18 |
Family
ID=11711380
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1009106A Expired - Lifetime JPH07117906B2 (ja) | 1989-01-18 | 1989-01-18 | 制御システムの二重化切換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07117906B2 (ja) |
-
1989
- 1989-01-18 JP JP1009106A patent/JPH07117906B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07117906B2 (ja) | 1995-12-18 |
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