JPH02192166A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02192166A JPH02192166A JP1009957A JP995789A JPH02192166A JP H02192166 A JPH02192166 A JP H02192166A JP 1009957 A JP1009957 A JP 1009957A JP 995789 A JP995789 A JP 995789A JP H02192166 A JPH02192166 A JP H02192166A
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- amorphous silicon
- film
- pixel
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- pixel electrode
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
半導体装置の製造方法、特に積層型固体撮像素子に用い
られているアモルファスシリコンの下部電極の形成方法
に関し、 画素電極となる下部電極（導電膜）を個々の画素に対応
して分離しその上にアモルファスシリコンを成長するに
おいて、下部電極の上に成長するアモルファスシリコン
膜にクラックが発生することを防止する方法を提供する
ことを目的とし、 画素電極の上にアモルファスシリコン層を成長させる工
程を含む固体撮像素子の製造において、酸化物超伝導膜
にて画素電極（１９ａ）を形成し、該画素電極（１９ａ
）に画素に対応してイオン注入法によって絶縁層を形成
することを特徴とする半導体装置の製造方法を含み構成
する。
られているアモルファスシリコンの下部電極の形成方法
に関し、 画素電極となる下部電極（導電膜）を個々の画素に対応
して分離しその上にアモルファスシリコンを成長するに
おいて、下部電極の上に成長するアモルファスシリコン
膜にクラックが発生することを防止する方法を提供する
ことを目的とし、 画素電極の上にアモルファスシリコン層を成長させる工
程を含む固体撮像素子の製造において、酸化物超伝導膜
にて画素電極（１９ａ）を形成し、該画素電極（１９ａ
）に画素に対応してイオン注入法によって絶縁層を形成
することを特徴とする半導体装置の製造方法を含み構成
する。
本発明は半導体装置の製造方法、特に積層型固体撮像素
子に用いられているアモルファスシリコンの下部電極の
形成方法に関する。
子に用いられているアモルファスシリコンの下部電極の
形成方法に関する。
〔従来の技術］
近年、撮像素子において、光応答が早く、かつ、画質欠
陥のない高品質な素子が要求されている。それには、電
極の抵抗が低いことと、欠陥のない均一なアモルファス
シリコン膜を成長することとが要求されている。
陥のない高品質な素子が要求されている。それには、電
極の抵抗が低いことと、欠陥のない均一なアモルファス
シリコン膜を成長することとが要求されている。
従来の積層型固体撮像素子は第２図に断面図で示され、
図中、１１は例えばｐ型のシリコン基板、１２と１３は
ｐ゛型とｎ＋型の不純物をそれぞれ拡散して形成した拡
散層、１４と１５は第１層と第２層の多結晶シリコン電
極、１６は層間絶縁膜となるリンガラス（ＰＳＧ）膜、
１７はタングステン・シリサイド（Ｗ Ｓ ｉ ）膜、
１８は平坦化層となるｐｓｃＩｇ、１９は例えばアルミ
ニウム（八りの画素電極（導電膜）、２０はアモルファ
スシリコン（ａ−５ｉ）層、２１はＩＴＯ（インジウム
・錫オキサイド）の透明電極、２２は垂直転送用ＣＣＤ
（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）、
２３は蓄積ダイオード、２４は５ｉＯｚ膜である。
図中、１１は例えばｐ型のシリコン基板、１２と１３は
ｐ゛型とｎ＋型の不純物をそれぞれ拡散して形成した拡
散層、１４と１５は第１層と第２層の多結晶シリコン電
極、１６は層間絶縁膜となるリンガラス（ＰＳＧ）膜、
１７はタングステン・シリサイド（Ｗ Ｓ ｉ ）膜、
１８は平坦化層となるｐｓｃＩｇ、１９は例えばアルミ
ニウム（八りの画素電極（導電膜）、２０はアモルファ
スシリコン（ａ−５ｉ）層、２１はＩＴＯ（インジウム
・錫オキサイド）の透明電極、２２は垂直転送用ＣＣＤ
（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）、
２３は蓄積ダイオード、２４は５ｉＯｚ膜である。
第２図の素子において、アモルファスシリコン層２０の
下部電極である画素電極１９は、平坦化層１８上に導電
膜（例えばＡ℃膜）を被着し、しかる後にそれをエツチ
ングして個々の画素に対応して分離して形成される。な
お第２図において、２７はＷ Ｓ ｉ膜１７と画素電極
１９の接続部である。
下部電極である画素電極１９は、平坦化層１８上に導電
膜（例えばＡ℃膜）を被着し、しかる後にそれをエツチ
ングして個々の画素に対応して分離して形成される。な
お第２図において、２７はＷ Ｓ ｉ膜１７と画素電極
１９の接続部である。
〔発明が解決しようとする課題〕
前記した画素電極１９のエツチングにおいてエツチング
で除去されずに残る縁部分が鋭角に形成されると、この
縁部分で画素電極１９上に成長されるアモルファスシリ
コン層に図に符号２５を付けて示すクラックが発生し、
このクラック２５は画像に白く現われる画素欠陥の原因
となる。
で除去されずに残る縁部分が鋭角に形成されると、この
縁部分で画素電極１９上に成長されるアモルファスシリ
コン層に図に符号２５を付けて示すクラックが発生し、
このクラック２５は画像に白く現われる画素欠陥の原因
となる。
このようなりラック２５の発生を防止するには画素電極
のエツチングされた部分の縁部が鋭角にならないように
すればよいことが確認され、画素電極のエツチングされ
た縁部分を鋭くしないための試みがなされている。その
一つはエツチングされる縁部分にテーパをつけることで
あって、そのためのエツチング方法が実験されたが、テ
ーパ状にエツチングするには工程数が増える問題があり
、またテーパを付けてもクラックの発生を完全に防止す
ることはできない現状である。
のエツチングされた部分の縁部が鋭角にならないように
すればよいことが確認され、画素電極のエツチングされ
た縁部分を鋭くしないための試みがなされている。その
一つはエツチングされる縁部分にテーパをつけることで
あって、そのためのエツチング方法が実験されたが、テ
ーパ状にエツチングするには工程数が増える問題があり
、またテーパを付けてもクラックの発生を完全に防止す
ることはできない現状である。
もう一つの試みは、エツチングで除去した部分を絶縁物
で埋め込むことであるが、この方法も工程数が多く、作
業が難しいのに加えて、その方法でもクランクの発生を
防止することができない問題がある。
で埋め込むことであるが、この方法も工程数が多く、作
業が難しいのに加えて、その方法でもクランクの発生を
防止することができない問題がある。
そこで本発明は、画素電極となる下部電極（導電膜）を
個々の画素に対応して分離しその上にアモルファスシリ
コンを成長するにおいて、下部電極の上に成長するアモ
ルファスシリコン膜にクランクが発生することを防止す
る方法を提供することを目的とする。
個々の画素に対応して分離しその上にアモルファスシリ
コンを成長するにおいて、下部電極の上に成長するアモ
ルファスシリコン膜にクランクが発生することを防止す
る方法を提供することを目的とする。
上記課題は、画素電極の上にアモルファスシリコン層を
成長させる工程を含む固体撮像素子の製造において、酸
化物超伝導膜にて画素電極を形成し、該画素電極に画素
に対応してイオン注入法によって絶縁層を形成すること
を特徴とする半導体装置の製造方法によって解決される
。
成長させる工程を含む固体撮像素子の製造において、酸
化物超伝導膜にて画素電極を形成し、該画素電極に画素
に対応してイオン注入法によって絶縁層を形成すること
を特徴とする半導体装置の製造方法によって解決される
。
すなわち本発明は、下部電極を個々の画素電極に分離す
るに際して従来技術における如くエツチングを用いない
ので、アモルファスシリコンが被着される下部電極の表
面に段差が全く形成されず、アモルファスシリコン層は
クラックの発生なしに形成され、クランクによる画素欠
陥が発生しなくなるのである。
るに際して従来技術における如くエツチングを用いない
ので、アモルファスシリコンが被着される下部電極の表
面に段差が全く形成されず、アモルファスシリコン層は
クラックの発生なしに形成され、クランクによる画素欠
陥が発生しなくなるのである。
以下、本発明を図示の実施例により具体的に説明する。
第１図は本発明実施例断面図で、第２図に示した部分と
同じ部分は同一符号を付して表示する。
同じ部分は同一符号を付して表示する。
本発明の方法においては、第２図に示した従来例の場合
と同様に、ｐ型のシリコン基板１１にｐ＋型抵拡散層１
２ｎ＋型型数散層１３形成し、それによって垂直転送用
Ｃ０Ｄ２２と蓄積ダイオード２３を形成し、熱酸化によ
ってシリコン基板１１の表面に５ｉｎ２膜２４を形成す
る。
と同様に、ｐ型のシリコン基板１１にｐ＋型抵拡散層１
２ｎ＋型型数散層１３形成し、それによって垂直転送用
Ｃ０Ｄ２２と蓄積ダイオード２３を形成し、熱酸化によ
ってシリコン基板１１の表面に５ｉｎ２膜２４を形成す
る。
次いで第１層多結晶シリコン１４と第２層多結晶シリコ
ン１５とから成る電極を形成し、続いて層間絶縁膜とし
てＰＳＧ膜１６を堆積する。
ン１５とから成る電極を形成し、続いて層間絶縁膜とし
てＰＳＧ膜１６を堆積する。
次にＷＳｉ膜１７で配線部を形成し、平坦化層としてＰ
ＳＧ膜１８を堆積する。ここまでの工程は従来法と同一
である。
ＳＧ膜１８を堆積する。ここまでの工程は従来法と同一
である。
この表面が平坦なＰＳＧ膜１８の上に画素電極をスパッ
タする。スパッタのターゲットには例えばＥｒＢａ−Ｃ
ｕ （エルビウム−バリウム−銅）合金（Ｅｒ ： Ｂ
ａ ：Ｃｕ＝ １ ： ２．４２ ： ３．６６ ）を
用い、６５０°Ｃの温度で、Ａｒ＋（ｈ （Ａｒ ：
２０％、ｏｚ ： ４ｏ％） 、６ Ｘｌ０−’Ｔｏｒ
ｒの雰囲気で３０００人の膜厚の画素電極１９ａを形成
した。
タする。スパッタのターゲットには例えばＥｒＢａ−Ｃ
ｕ （エルビウム−バリウム−銅）合金（Ｅｒ ： Ｂ
ａ ：Ｃｕ＝ １ ： ２．４２ ： ３．６６ ）を
用い、６５０°Ｃの温度で、Ａｒ＋（ｈ （Ａｒ ：
２０％、ｏｚ ： ４ｏ％） 、６ Ｘｌ０−’Ｔｏｒ
ｒの雰囲気で３０００人の膜厚の画素電極１９ａを形成
した。
次に、図示しないレジストを塗布し、所定の画素パター
ンを通常の技術で形成し、かくして作られたレジストの
画素パターンをマスクにして、イオン注入法によってＡ
ｒのイオンを注入した。計イオンは加速電圧５ＱＫｅＶ
、ドーズ量５×１０刊７ｃｍ１の条件で打ち込んだ。こ
のイオン注入によってＡｒイオンを打ち込まれた部分２
６は、１０１２〜１０１３Ω・ｃｍの比抵抗を示し、十
分な絶縁性をもつ絶縁層となることが確認された。
ンを通常の技術で形成し、かくして作られたレジストの
画素パターンをマスクにして、イオン注入法によってＡ
ｒのイオンを注入した。計イオンは加速電圧５ＱＫｅＶ
、ドーズ量５×１０刊７ｃｍ１の条件で打ち込んだ。こ
のイオン注入によってＡｒイオンを打ち込まれた部分２
６は、１０１２〜１０１３Ω・ｃｍの比抵抗を示し、十
分な絶縁性をもつ絶縁層となることが確認された。
次いで、レジストを除去し、従来技術によってプラズマ
ＣＶＤ装置（化学気相成長装置）で 形のアモルファス
シリコンを１μｍの厚さに堆積してアモルファスシリコ
ン層２０を形成し、続いてＩＴＯをスパッタ法で２００
０人の厚さに堆積して透明電極２１を形成した。
ＣＶＤ装置（化学気相成長装置）で 形のアモルファス
シリコンを１μｍの厚さに堆積してアモルファスシリコ
ン層２０を形成し、続いてＩＴＯをスパッタ法で２００
０人の厚さに堆積して透明電極２１を形成した。
上記の如くに形成した撮像素子において、画像にはアモ
ルファスシリコンのクラックを示す白線が認められず、
画素電極１９ａにはなんらのエツチングも施ざなかった
ことによりその表面に段差が形成されず、クラックの発
生が防止されたことが確認された。
ルファスシリコンのクラックを示す白線が認められず、
画素電極１９ａにはなんらのエツチングも施ざなかった
ことによりその表面に段差が形成されず、クラックの発
生が防止されたことが確認された。
以上のように本発明によれば、アモルファスシリコンが
被着される画素電極の表面に段差がなく、それによって
アモルファスシリコン層の内部にクランクが発生せず、
画質欠陥のない良好な撮像素子が形成され、それに加え
て、画素電極は超伝導体で作られているので抵抗が低く
、応答性に速い撮像素子が得られた。
被着される画素電極の表面に段差がなく、それによって
アモルファスシリコン層の内部にクランクが発生せず、
画質欠陥のない良好な撮像素子が形成され、それに加え
て、画素電極は超伝導体で作られているので抵抗が低く
、応答性に速い撮像素子が得られた。
第１図は本発明実施例断面図、
第２図は従来例断面図である。
図中、
１１はシリコン基板、
１２はｐ゛型型数散層
１３はｎ′″型拡散拡散
層４は第１層多結晶シリコン、
１５は第２層多結晶シリコン、
１６はＰＳＧ膜、
１７はＷＳｉ膜、
１８はＰＳＧ膜、
１９と１９ａは画素電極、
２０はアモルファスシリコン層、
２１は透明電極、
２２は垂直転送用ＣＣＤ、
２３は蓄積ダイオード、
２４はＳｉＯ□膜、
２５はクラック、
２６は絶縁層
を示す。
２５−クラ・ンク
２６−−−者色−く凡
Claims (1)
- 画素電極の上にアモルファスシリコン層を成長させる工
程を含む固体撮像素子の製造において、酸化物超伝導膜
にて画素電極（１９ａ）を形成し、該画素電極（１９ａ
）に画素に対応してイオン注入法によって絶縁層を形成
することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1009957A JPH02192166A (ja) | 1989-01-20 | 1989-01-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1009957A JPH02192166A (ja) | 1989-01-20 | 1989-01-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02192166A true JPH02192166A (ja) | 1990-07-27 |
Family
ID=11734428
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1009957A Pending JPH02192166A (ja) | 1989-01-20 | 1989-01-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02192166A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1045450A3 (en) * | 1999-04-13 | 2002-05-29 | Agilent Technologies, Inc. (a Delaware corporation) | Image sensor array device |
-
1989
- 1989-01-20 JP JP1009957A patent/JPH02192166A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1045450A3 (en) * | 1999-04-13 | 2002-05-29 | Agilent Technologies, Inc. (a Delaware corporation) | Image sensor array device |
| US6586812B1 (en) | 1999-04-13 | 2003-07-01 | Agilent Technologies, Inc. | Isolation of alpha silicon diode sensors through ion implantation |
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