JPH02200034A - 保護段数計数回路 - Google Patents
保護段数計数回路Info
- Publication number
- JPH02200034A JPH02200034A JP1020238A JP2023889A JPH02200034A JP H02200034 A JPH02200034 A JP H02200034A JP 1020238 A JP1020238 A JP 1020238A JP 2023889 A JP2023889 A JP 2023889A JP H02200034 A JPH02200034 A JP H02200034A
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- JP
- Japan
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- output
- circuit
- signal
- synchronization
- selector
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- 238000001514 detection method Methods 0.000 claims description 19
- 230000001360 synchronised effect Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、同期パターン検出信号をもとに同期が確立し
たか否かを判定する際、前方および後方保護をかける保
護段数計数回路に関するものであ〔従来の技術〕 従来のこの種の保護段数計数回路は、同期パターン検出
信号が同期パターンの１ブロック周期で連続して入力さ
れたとき、同期パターン検出信号が入力されるごとにカ
ウントアツプするカウンタと、このカウンタの出力があ
らかじめ設定された保護段数の値に等しくなったとき、
一致信号を出力し、同期が確立したことを示すコンパレ
ータとを備え、同期パターン検出信号が抜けることなく
連続してあらかじめ設定された保護段数に等しい回数だ
け入力されたとき、一致信号を出力して同期が確立した
ことを示すようになっていた。
たか否かを判定する際、前方および後方保護をかける保
護段数計数回路に関するものであ〔従来の技術〕 従来のこの種の保護段数計数回路は、同期パターン検出
信号が同期パターンの１ブロック周期で連続して入力さ
れたとき、同期パターン検出信号が入力されるごとにカ
ウントアツプするカウンタと、このカウンタの出力があ
らかじめ設定された保護段数の値に等しくなったとき、
一致信号を出力し、同期が確立したことを示すコンパレ
ータとを備え、同期パターン検出信号が抜けることなく
連続してあらかじめ設定された保護段数に等しい回数だ
け入力されたとき、一致信号を出力して同期が確立した
ことを示すようになっていた。
そしてこのような保護段数計数回路では、−回でも同期
パターン検出信号が抜けたときは、前記一致信号が出力
されないようにする必要があるため、従来の保護段数計
数回路では、同期検出信号が抜けたときは前記カウンタ
をリセットするように、所定のタイミングでカウンタに
リセット信号を出力するタイミング回路を設けなければ
ならず、回路は複雑なものとなっていた。
パターン検出信号が抜けたときは、前記一致信号が出力
されないようにする必要があるため、従来の保護段数計
数回路では、同期検出信号が抜けたときは前記カウンタ
をリセットするように、所定のタイミングでカウンタに
リセット信号を出力するタイミング回路を設けなければ
ならず、回路は複雑なものとなっていた。
本発明の目的は、このような欠点を除去し、簡単な回路
構成で同期パターン検出信号の連続性を検出し、同期が
確立したか否かを判定できる保護段数計数回路を提供す
ることにある。
構成で同期パターン検出信号の連続性を検出し、同期が
確立したか否かを判定できる保護段数計数回路を提供す
ることにある。
本発明は、同期パターン検出信号をもとに同期が確立し
たか否かを判定する際、前方および後方保護をかける保
護段数計数回路において、シリアル信号である同期パタ
ーン検出信号をパラレル信号に変換して出力するシフト
レジスタと、このシフトレジスタの出力の複数ビットの
論理積をとる少なくとも１つの論理回路と、前記シフト
レジスタの出力の１つのビットまたは前記論理回路の出
力を選択し、同期が確立したか否かの判定結果として出
力するセレクタとを備えたことを特徴とする。
たか否かを判定する際、前方および後方保護をかける保
護段数計数回路において、シリアル信号である同期パタ
ーン検出信号をパラレル信号に変換して出力するシフト
レジスタと、このシフトレジスタの出力の複数ビットの
論理積をとる少なくとも１つの論理回路と、前記シフト
レジスタの出力の１つのビットまたは前記論理回路の出
力を選択し、同期が確立したか否かの判定結果として出
力するセレクタとを備えたことを特徴とする。
〔実施例〕
次に本発明の実施例について図面を参照して説明する。
第１図は本発明による後方保護段数計数回路の一実施例
を示す回路図である。この回路は、シフトレジスタ１、
アンド回路２〜８、ならびにセレクタ１０によって構成
されている。シフトレジスタ１は８ビツトのレジスタで
あり、シリアル信号である同期パターン検出信号ＳＩを
、同期パターンの１ブロック周期と同じ周期のパルスＣ
Ｐが入力されるごとに取り込み、パラレル信号ＱＯ〜Ｑ
７に変換して出力する。また、論理“０”のリセット信
号Ｒが入力されたときはシフトレジスタ１はすべての出
力パラレル信号ＱＯ−Ｑ７を論理“Ｏ”とする。アンド
回路２は出力信号ＱＯ，Ｑｌの論理積をとって結果をセ
レクタ１０のＢ入力に入力し、アンド回路３はアンド回
路２の出力と出力信号Ｑ２との論理積をとって結果をセ
レクタ１０のＣ入力に入力し、アンド回路４はアンド回
路３の出力と出力信号Ｑ３との論理積をとって結果をセ
レクタ１０のＤ入力に入力し、アンド回路５はアンド回
路４の出力と出力信号Ｑ４との論理積をとって結果をセ
レクタ１０のＥ入力に入力し、アンド回路６はアンド回
路５の出力と出力信号Ｑ５との論理積をとって結果をセ
レクタ１０のＦ人力に入力し、アンド回路７はアンド回
路６の出力と出力信号Ｑ６との論理積をとって結果をセ
レクタ１０のＣ入力に入力し、アンド回路８はアンド回
路７の出力と出力信号Ｑ７との論理積をとって結果をセ
レクタ１０のＨ入力に入力する。セレクタｌＯは、保護
段数の２進の設定値であるセレクト入力ＧＯ，Ｇｌ、Ｇ
２により出力信号ＱＯ、アンド回路２〜８の出力信号の
いずれかを選択し、同期が確立されたか否かの判定結果
を示す信号Ｙとして出力する。
を示す回路図である。この回路は、シフトレジスタ１、
アンド回路２〜８、ならびにセレクタ１０によって構成
されている。シフトレジスタ１は８ビツトのレジスタで
あり、シリアル信号である同期パターン検出信号ＳＩを
、同期パターンの１ブロック周期と同じ周期のパルスＣ
Ｐが入力されるごとに取り込み、パラレル信号ＱＯ〜Ｑ
７に変換して出力する。また、論理“０”のリセット信
号Ｒが入力されたときはシフトレジスタ１はすべての出
力パラレル信号ＱＯ−Ｑ７を論理“Ｏ”とする。アンド
回路２は出力信号ＱＯ，Ｑｌの論理積をとって結果をセ
レクタ１０のＢ入力に入力し、アンド回路３はアンド回
路２の出力と出力信号Ｑ２との論理積をとって結果をセ
レクタ１０のＣ入力に入力し、アンド回路４はアンド回
路３の出力と出力信号Ｑ３との論理積をとって結果をセ
レクタ１０のＤ入力に入力し、アンド回路５はアンド回
路４の出力と出力信号Ｑ４との論理積をとって結果をセ
レクタ１０のＥ入力に入力し、アンド回路６はアンド回
路５の出力と出力信号Ｑ５との論理積をとって結果をセ
レクタ１０のＦ人力に入力し、アンド回路７はアンド回
路６の出力と出力信号Ｑ６との論理積をとって結果をセ
レクタ１０のＣ入力に入力し、アンド回路８はアンド回
路７の出力と出力信号Ｑ７との論理積をとって結果をセ
レクタ１０のＨ入力に入力する。セレクタｌＯは、保護
段数の２進の設定値であるセレクト入力ＧＯ，Ｇｌ、Ｇ
２により出力信号ＱＯ、アンド回路２〜８の出力信号の
いずれかを選択し、同期が確立されたか否かの判定結果
を示す信号Ｙとして出力する。
次に動作を説明する。まず保護段数がＯに設定されてい
る場合（ＧＯ＝０．Ｇ１＝Ｏ，Ｇ２＝Ｏ）を説明する。
る場合（ＧＯ＝０．Ｇ１＝Ｏ，Ｇ２＝Ｏ）を説明する。
図には示されていない別の回路で、ハイウェイ中のデー
タがある周期で同期パターンに一致したことが検出され
ると、リセット信号Ｒは論理′１”となりシフトレジス
タ１のリセット状態が解除される。そして、１周期後に
ハイウェイ中のデータが同期パターンに再び一致すると
、論理“１”の同期パターン検出信号ＳＴが図には示さ
れていない別の回路から出力され、シフトレジスタｌに
入力される。この信号はクロックＣＰに同期してレジス
タ１に取り込まれ、論理“１”の出力信号ＱＯとして出
力される。この場合、保護段数はＯに設定されているの
で、この信号がセレクタ１０によって選択され、同期確
立を示す信号として出力される。
タがある周期で同期パターンに一致したことが検出され
ると、リセット信号Ｒは論理′１”となりシフトレジス
タ１のリセット状態が解除される。そして、１周期後に
ハイウェイ中のデータが同期パターンに再び一致すると
、論理“１”の同期パターン検出信号ＳＴが図には示さ
れていない別の回路から出力され、シフトレジスタｌに
入力される。この信号はクロックＣＰに同期してレジス
タ１に取り込まれ、論理“１”の出力信号ＱＯとして出
力される。この場合、保護段数はＯに設定されているの
で、この信号がセレクタ１０によって選択され、同期確
立を示す信号として出力される。
保護段数が１に設定されている場合（ＧＯ＝ＩＧ１＝Ｏ
，Ｇ２＝Ｏ）には、さらに１周期後に論理“１”の同期
パターン検出信号Ｓｒがシフトレジスタ■に入力される
と、その段階で出力信号ＱＯ，Ｑｌがともに論理″１”
となり、アンド回路２で論理積が成立してその出力は論
理“１”となる。セレクタ１０ばＢ入力を選択している
ので、この信号が同期確立を示す信号としてセレクタ１
０から出力される。もし、１周期後に論理“１”の同期
パターン検出信号Ｓｌがシフトレジスタｌに入力されな
かったときは、出力信号ＱＯは論理“１゛とはならず、
アンド回路２で論理積は成立しないので、セレクタ１０
からは同期確立を示す論理“ｌ”の信号は出力されない
。そして、その後連続して論理“工”の同期パターン検
出信号Ｓｌが入力されると、出力信号ＱＯ，Ｑｌはとも
に論理“１”となり、アンド回路２で論理積が成立して
、セレクタ１０からは同期確立を示す論理“１”の信号
が出力される。
，Ｇ２＝Ｏ）には、さらに１周期後に論理“１”の同期
パターン検出信号Ｓｒがシフトレジスタ■に入力される
と、その段階で出力信号ＱＯ，Ｑｌがともに論理″１”
となり、アンド回路２で論理積が成立してその出力は論
理“１”となる。セレクタ１０ばＢ入力を選択している
ので、この信号が同期確立を示す信号としてセレクタ１
０から出力される。もし、１周期後に論理“１”の同期
パターン検出信号Ｓｌがシフトレジスタｌに入力されな
かったときは、出力信号ＱＯは論理“１゛とはならず、
アンド回路２で論理積は成立しないので、セレクタ１０
からは同期確立を示す論理“ｌ”の信号は出力されない
。そして、その後連続して論理“工”の同期パターン検
出信号Ｓｌが入力されると、出力信号ＱＯ，Ｑｌはとも
に論理“１”となり、アンド回路２で論理積が成立して
、セレクタ１０からは同期確立を示す論理“１”の信号
が出力される。
そして、保護段数が２〜７に設定されている場合には、
それぞれ３〜８回連続して論理”１”の同期パターン検
出信号ＳＩがシフトレジスタｌに入力されたときのみ、
アンド回路３〜８の出力はそれぞれ論理“１”となり、
セレクタ１０から同期確立を示す信号が出力される。
それぞれ３〜８回連続して論理”１”の同期パターン検
出信号ＳＩがシフトレジスタｌに入力されたときのみ、
アンド回路３〜８の出力はそれぞれ論理“１”となり、
セレクタ１０から同期確立を示す信号が出力される。
以上説明したように本発明は、同期パターン検出信号を
もとに同期が確立したか否かを判定する際、前方および
後方保護をかける保護段数計数回路において、シリアル
信号である同期パターン検出信号をパラレル信号に変換
して出力するシフトレジスタと、このシフトレジスタの
出力の複数ビットの論理積をとる少なくとも１つの論理
回路と、シフトレジスタの出力の１つのビットまたは論
理回路の出力を選択し、同期が確立したか否かの判定結
果として出力するセレクタとを備えている。
もとに同期が確立したか否かを判定する際、前方および
後方保護をかける保護段数計数回路において、シリアル
信号である同期パターン検出信号をパラレル信号に変換
して出力するシフトレジスタと、このシフトレジスタの
出力の複数ビットの論理積をとる少なくとも１つの論理
回路と、シフトレジスタの出力の１つのビットまたは論
理回路の出力を選択し、同期が確立したか否かの判定結
果として出力するセレクタとを備えている。
従って本発明により、従来のようにカウンタを所定のタ
イミングでリセットするためのタイミング回路を設ける
ことなく、簡単な回路構成で同期パターン検出信号の連
続性を検出し、同期が確立したか否かを判定できる保護
段数計数回路を実現できる。
イミングでリセットするためのタイミング回路を設ける
ことなく、簡単な回路構成で同期パターン検出信号の連
続性を検出し、同期が確立したか否かを判定できる保護
段数計数回路を実現できる。
第１図は本発明による保護段数計数回路の一実施例を示
す回路図である。 １・・・シフトレジスタ ２〜８・・・アンド回路 １０・・・セレクタ
す回路図である。 １・・・シフトレジスタ ２〜８・・・アンド回路 １０・・・セレクタ
Claims (1)
- （１）同期パターン検出信号をもとに同期が確立したか
否かを判定する際、前方および後方保護をかける保護段
数計数回路において、 シリアル信号である同期パターン検出信号をパラレル信
号に変換して出力するシフトレジスタと、このシフトレ
ジスタの出力の複数ビットの論理積をとる少なくとも１
つの論理回路と、 前記シフトレジスタの出力の１つのビットまたは前記論
理回路の出力を選択し、同期が確立したか否かの判定結
果として出力するセレクタとを備えたことを特徴とする
保護段数計数回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1020238A JPH088563B2 (ja) | 1989-01-30 | 1989-01-30 | 保護段数計数回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1020238A JPH088563B2 (ja) | 1989-01-30 | 1989-01-30 | 保護段数計数回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02200034A true JPH02200034A (ja) | 1990-08-08 |
| JPH088563B2 JPH088563B2 (ja) | 1996-01-29 |
Family
ID=12021616
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1020238A Expired - Lifetime JPH088563B2 (ja) | 1989-01-30 | 1989-01-30 | 保護段数計数回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH088563B2 (ja) |
-
1989
- 1989-01-30 JP JP1020238A patent/JPH088563B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH088563B2 (ja) | 1996-01-29 |
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