JPH0220012B2 - - Google Patents
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- Publication number
- JPH0220012B2 JPH0220012B2 JP56079041A JP7904181A JPH0220012B2 JP H0220012 B2 JPH0220012 B2 JP H0220012B2 JP 56079041 A JP56079041 A JP 56079041A JP 7904181 A JP7904181 A JP 7904181A JP H0220012 B2 JPH0220012 B2 JP H0220012B2
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- impedance
- circuit
- amplifier
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H11/00—Networks using active elements
- H03H11/02—Multiple-port networks
- H03H11/40—Impedance converters
- H03H11/405—Positive impedance converters
Landscapes
- Networks Using Active Elements (AREA)
Description
【発明の詳細な説明】
本発明は、所定の電圧伝達関数（以下単に伝達
関数と呼称する）を有する帰還回路を備え、該伝
達関数に対応した広汎なインピーダンスを実現す
る疑似インピーダンス回路に関する。
関数と呼称する）を有する帰還回路を備え、該伝
達関数に対応した広汎なインピーダンスを実現す
る疑似インピーダンス回路に関する。
従来から知られているジヤイレータ及びNIC
（Negative Impedance Converter）は、これら
回路に付加するインピーダンスに応じてインピー
ダンス変換機能又は負性インピーダンス化の機能
を有している。しかし前記ジヤイレータ、NICを
実現するためには多数のトランジスタ又は演算増
幅器が用いられるため、これら素子の周波数特性
あるいは位相遅れ特性に起因して使用周波数に一
定の限界が生じる。例えばこれをジヤイレータに
ついてみると、理想的なジヤイレータであればそ
のＦパラメータは Ｆ＝０ G-1 Ｇ ０ となるべきところ、実際には第１行第１列成分及
び第２行第２列成分に不要な要素が含まれてく
る。更に定数Ｇも周波数特性を有する。これはジ
ヤイレータを実現する為に用いられる高利得増幅
器などが原因となつているためである。
（Negative Impedance Converter）は、これら
回路に付加するインピーダンスに応じてインピー
ダンス変換機能又は負性インピーダンス化の機能
を有している。しかし前記ジヤイレータ、NICを
実現するためには多数のトランジスタ又は演算増
幅器が用いられるため、これら素子の周波数特性
あるいは位相遅れ特性に起因して使用周波数に一
定の限界が生じる。例えばこれをジヤイレータに
ついてみると、理想的なジヤイレータであればそ
のＦパラメータは Ｆ＝０ G-1 Ｇ ０ となるべきところ、実際には第１行第１列成分及
び第２行第２列成分に不要な要素が含まれてく
る。更に定数Ｇも周波数特性を有する。これはジ
ヤイレータを実現する為に用いられる高利得増幅
器などが原因となつているためである。
よつて本発明の目的は、高利得増幅器を用いる
ことなく簡単な構成によりジヤイレータ及びNIC
の機能を併せもたせ、もつて高周波領域まで使用
可能な疑似インピーダンス回路を提供せんとする
ものである。
ことなく簡単な構成によりジヤイレータ及びNIC
の機能を併せもたせ、もつて高周波領域まで使用
可能な疑似インピーダンス回路を提供せんとする
ものである。
本発明に係る疑似インピーダンス回路は、低利
得（例えば増幅率＝１）な増幅回路と、所定の伝
達関数Ｈ（Ｓ）に応答する第１帰還回路と、前記
第１帰還回路素子に並列的に接続された第２帰還
回路とから成る。そして前記第２帰還回路によつ
て規定される変換係数をRKとすると、前記低利
得増幅回路の入力端からみたインピーダンスZio
は次式で与えられる。以下の説明における周波数
領域での電圧や電流は、増分（交流）電流であつ
て、固定的に存在する直流成分は無視されてい
る。
得（例えば増幅率＝１）な増幅回路と、所定の伝
達関数Ｈ（Ｓ）に応答する第１帰還回路と、前記
第１帰還回路素子に並列的に接続された第２帰還
回路とから成る。そして前記第２帰還回路によつ
て規定される変換係数をRKとすると、前記低利
得増幅回路の入力端からみたインピーダンスZio
は次式で与えられる。以下の説明における周波数
領域での電圧や電流は、増分（交流）電流であつ
て、固定的に存在する直流成分は無視されてい
る。
Zin＝RK／Ｈ（Ｓ）
よつてZinとして、任意の誘導性インピーダンス
及び容量性インピーダンスが得られる。更に前記
RK及びＨ（Ｓ）を適当に選択することにより Zin＝±Ｒ±jX なる負性インピーダンスが得られる。
及び容量性インピーダンスが得られる。更に前記
RK及びＨ（Ｓ）を適当に選択することにより Zin＝±Ｒ±jX なる負性インピーダンスが得られる。
以下、図面を用いて本発明を詳述する。
第１Ａ図及び第１Ｂ図は、本発明を説明するた
めに前提として必要とされる回路を示した図であ
る。
めに前提として必要とされる回路を示した図であ
る。
第１Ａ図において、増幅率が１である増幅器Ａ
の入力端には電圧Eiが印加されている。また増幅
器Ａの出力端に接続された帰還素子Ｔ（（複素周波
数Ｓの関数である終端開放電圧伝）達関数Ｈ（Ｓ）
を有する）はトランジスタＱのベース及びコレク
タを介して該増幅器Ａの入力端に帰還接続されて
いる。更にトランジスタＱのエミツタは抵抗器
Raを介して接地される。
の入力端には電圧Eiが印加されている。また増幅
器Ａの出力端に接続された帰還素子Ｔ（（複素周波
数Ｓの関数である終端開放電圧伝）達関数Ｈ（Ｓ）
を有する）はトランジスタＱのベース及びコレク
タを介して該増幅器Ａの入力端に帰還接続されて
いる。更にトランジスタＱのエミツタは抵抗器
Raを介して接地される。
増幅器Ａの増幅率は１であるから、トランジス
タＱのベースに印加される電圧は、該ベースの入
力インピーダンスが十分旨く、無限大とみなせる
からと Ei・Ｈ（Ｓ） となる。よつて抵抗器Raの抵抗値を（Ra）とす
れば、該抵抗器Raを流れる電流Iaは Ia＝Ei・Ｈ（Ｓ）／（Ra） となる。よつて増幅器Ａを見込んだ入力インピー
ダンスZinは次式で与えられる。
タＱのベースに印加される電圧は、該ベースの入
力インピーダンスが十分旨く、無限大とみなせる
からと Ei・Ｈ（Ｓ） となる。よつて抵抗器Raの抵抗値を（Ra）とす
れば、該抵抗器Raを流れる電流Iaは Ia＝Ei・Ｈ（Ｓ）／（Ra） となる。よつて増幅器Ａを見込んだ入力インピー
ダンスZinは次式で与えられる。
Zin＝Ei／Ii＝（Ra）／Ｈ（Ｓ） ………(1)
但しトランジスタＱのベース電流と増幅器Ａの
入力電流を無視して、Ii＝Iaとする。
入力電流を無視して、Ii＝Iaとする。
上記第１式に示される如く、第１Ａ図に示した
回路は従来から知られているジヤイレータを用い
たインピーダンス・コンバータと同様の機能を果
すことが明らかである。
回路は従来から知られているジヤイレータを用い
たインピーダンス・コンバータと同様の機能を果
すことが明らかである。
第１Ｂ図に示された増幅器Ａ及びトランジスタ
Ｑは、第１Ａ図に用いたものと同一の構成を有す
る。しかし第１Ａ図に示されている帰還素子Ｔは
用いられておらず、その代わり、トランジスタＱ
のエミツタに直列接続された抵抗器Rb及びRcの
共通接続点と増幅器Ａの出力端とが接続されてい
る。またトランジスタＱのベースは接地されてい
る。本回路においても増幅器Ａの増幅率は１であ
るため、抵抗器Rbに流れる電流Ibは Ib＝Ei／（Rb） である。ここで（Rb）は抵抗器Rbの抵抗値を示
す。よつてIi＝−Ibであるから、入力インピーダ
ンスZinは次式で与えられる。
Ｑは、第１Ａ図に用いたものと同一の構成を有す
る。しかし第１Ａ図に示されている帰還素子Ｔは
用いられておらず、その代わり、トランジスタＱ
のエミツタに直列接続された抵抗器Rb及びRcの
共通接続点と増幅器Ａの出力端とが接続されてい
る。またトランジスタＱのベースは接地されてい
る。本回路においても増幅器Ａの増幅率は１であ
るため、抵抗器Rbに流れる電流Ibは Ib＝Ei／（Rb） である。ここで（Rb）は抵抗器Rbの抵抗値を示
す。よつてIi＝−Ibであるから、入力インピーダ
ンスZinは次式で与えられる。
Zin＝Ei／Ii＝Ei／−Ei／（Rb）＝−（Rb）………(
2) 上記第２式に示される如く第１Ｂ図に示した回
路は、NICを用いた場合と同様に、負性抵抗を実
現することが明らかである。
2) 上記第２式に示される如く第１Ｂ図に示した回
路は、NICを用いた場合と同様に、負性抵抗を実
現することが明らかである。
上述した第１Ａ図及び第１Ｂ図の機能を併せ持
たせるためには、これら両図を重ね合わせればよ
い。かくして第２図に示す回路が得られる。但し
第２図には抵抗器R3が余分に付加されているが、
これらは何ら前記重ね合せの効果を変更するもの
ではない。
たせるためには、これら両図を重ね合わせればよ
い。かくして第２図に示す回路が得られる。但し
第２図には抵抗器R3が余分に付加されているが、
これらは何ら前記重ね合せの効果を変更するもの
ではない。
第２図は本発明の一実施例による疑似インピー
ダンス回路を示すブロツク図である。いまトラン
ジスタＱのＨパラメータをhie（入力インピーダン
ス）、hoe（出力アドミタンス）、hfe（電流増幅率）
とする。またトランジスタＱのベースに印加され
る電圧Ei・Ｈ（Ｓ）に応答してコレクタに流入す
る電流をI1＋△I2とする。但し△I2は該ベースの
電位が零であるとき該コレクタに流入する電流を
示す。更に抵抗器Rcを通過して電源に流入する
電流をI3とし、抵抗器R1，R2，R3の共通接続点
Ｊに生じる電位に起因して抵抗器R1に流れる電
流をI4とする。よつて電流Iiは Ii＝I1＋△I2＋I3−I4 ………(3) 但し gm1＝hfe−hoe・Rv／hfe・Rv＋Rv′ gm2＝（hie＋Rv）hoe／hfe・Rv＋Rv′ gm3＝hie・hoe＋hfe／hfe・Rv＋Rv′ Rv＝R1＋R2R3 Rv′＝（１＋hie・hoe）Rv＋hie αv＝R2／R2＋R3 一般にhfe≫１、hie・hoe＜１であるため gm1≒１／Rv gm3≒１／Rv となる。よつて gm2＋１／Rc＝αv・gm3 となるよう抵抗器R3を調整すれば、第３式から Ii＝gm1（Ei・Ｈ（Ｓ）） となる。そして入力インピーダンスZinはEi／Ii
で与えられるから、前記のgm1の近似式を用いて Zin≒Rv／Ｈ（Ｓ） ………(4) となる。
ダンス回路を示すブロツク図である。いまトラン
ジスタＱのＨパラメータをhie（入力インピーダン
ス）、hoe（出力アドミタンス）、hfe（電流増幅率）
とする。またトランジスタＱのベースに印加され
る電圧Ei・Ｈ（Ｓ）に応答してコレクタに流入す
る電流をI1＋△I2とする。但し△I2は該ベースの
電位が零であるとき該コレクタに流入する電流を
示す。更に抵抗器Rcを通過して電源に流入する
電流をI3とし、抵抗器R1，R2，R3の共通接続点
Ｊに生じる電位に起因して抵抗器R1に流れる電
流をI4とする。よつて電流Iiは Ii＝I1＋△I2＋I3−I4 ………(3) 但し gm1＝hfe−hoe・Rv／hfe・Rv＋Rv′ gm2＝（hie＋Rv）hoe／hfe・Rv＋Rv′ gm3＝hie・hoe＋hfe／hfe・Rv＋Rv′ Rv＝R1＋R2R3 Rv′＝（１＋hie・hoe）Rv＋hie αv＝R2／R2＋R3 一般にhfe≫１、hie・hoe＜１であるため gm1≒１／Rv gm3≒１／Rv となる。よつて gm2＋１／Rc＝αv・gm3 となるよう抵抗器R3を調整すれば、第３式から Ii＝gm1（Ei・Ｈ（Ｓ）） となる。そして入力インピーダンスZinはEi／Ii
で与えられるから、前記のgm1の近似式を用いて Zin≒Rv／Ｈ（Ｓ） ………(4) となる。
上記第４式においてRvは抵抗器R1、R2、R3に
よつて定まるため、第１式に示す機能が本実施例
によつて実現され得ることになる。
よつて定まるため、第１式に示す機能が本実施例
によつて実現され得ることになる。
またＨ（Ｓ）を小さくすると同時にI4を増大す
ると、電流Iiは負となることが第３式より明らか
である。このことは入力インピーダンスZinが負
性抵抗になることを意味する。
ると、電流Iiは負となることが第３式より明らか
である。このことは入力インピーダンスZinが負
性抵抗になることを意味する。
なお本実施例において増幅器Ａの増幅率は１で
あるとして説明したが、本実施例に限定されるも
のではない。但し高い増幅率の増幅器を用いる場
合には従来技術に係るジヤイレータ、NICと同様
の弊害が生じてしまい、本発明の利点がひとつ失
われてしまう。
あるとして説明したが、本実施例に限定されるも
のではない。但し高い増幅率の増幅器を用いる場
合には従来技術に係るジヤイレータ、NICと同様
の弊害が生じてしまい、本発明の利点がひとつ失
われてしまう。
第３Ａ図、第３Ｂ図、第３Ｃ図は、第２図に示
したトランジスタＱの代わりに用いられ得る回路
の一例を示した図である。即ち第３Ａ図はFET、
第３Ｂ図はトランジスタと演算増幅器の組合せ、
第３Ｃ図はFETと演算増幅器の組合せである。
これらの回路を用いることは正確なＨ（Ｓ）を実
現することに貢献するが、逆に複雑な回路構成の
ため周波数特性が劣化するという欠点を有する。
従つて回路の単純化及び周波数特性の向上を図る
場合には、第２図に示したトランジスタＱが好ま
しいことになる。
したトランジスタＱの代わりに用いられ得る回路
の一例を示した図である。即ち第３Ａ図はFET、
第３Ｂ図はトランジスタと演算増幅器の組合せ、
第３Ｃ図はFETと演算増幅器の組合せである。
これらの回路を用いることは正確なＨ（Ｓ）を実
現することに貢献するが、逆に複雑な回路構成の
ため周波数特性が劣化するという欠点を有する。
従つて回路の単純化及び周波数特性の向上を図る
場合には、第２図に示したトランジスタＱが好ま
しいことになる。
第４Ａ図は本発明を利用して、「負性抵抗（−
1Kオーム）とコンデンサ（16PF）の並列接続」
から成るインピーダンスを形成するための回路図
である（交流用）。本図において、トランジスタ
Q1及びQ2にはモトローラ社製2N5943を用いてい
る。本図に示された回路においてＨ（Ｓ）＝０とな
るよう、トランジスタQ2のベースがコンデンサ
C4，C5を介して接地されている。また負性抵抗
を実現するため、本回路においてはR3＝０（第２
図参照）となつている。各々の抵抗器及びコンデ
ンサの定数は次に示す通りである。
1Kオーム）とコンデンサ（16PF）の並列接続」
から成るインピーダンスを形成するための回路図
である（交流用）。本図において、トランジスタ
Q1及びQ2にはモトローラ社製2N5943を用いてい
る。本図に示された回路においてＨ（Ｓ）＝０とな
るよう、トランジスタQ2のベースがコンデンサ
C4，C5を介して接地されている。また負性抵抗
を実現するため、本回路においてはR3＝０（第２
図参照）となつている。各々の抵抗器及びコンデ
ンサの定数は次に示す通りである。
C1＝0.01μF
C2＝1.0μF
C3＝1.0μF
C4＝1.0μF
C5＝0.047μF
C6＝1.0μF
R1＝3.16Kオーム
R2＝1Kオーム
R3＝10Kオーム
R4＝5Kオーム
R5＝274オーム
R6＝2.61Kオーム
R7＝1Kオーム
R8＝1Kオーム
以上示した定数により、−1Kオームと16PFを
並列接続したインピーダンスが得られる。なお、
この16PFはトランジスタQ1及びQ2の浮遊容量に
起因して生じるものである。
並列接続したインピーダンスが得られる。なお、
この16PFはトランジスタQ1及びQ2の浮遊容量に
起因して生じるものである。
第４Ｂ図は、第４Ａ図に示した回路の周波数特
性を表わすゲラフである。本図に示された左縦軸
は第４Ａ図によつて得られたインピーダンスの絶
対値（単位：Ｋオーム）、右縦軸はインピーダン
スの位相角（単位：度）、横軸は周波数（単位：
ＭHz）を表わしている。
性を表わすゲラフである。本図に示された左縦軸
は第４Ａ図によつて得られたインピーダンスの絶
対値（単位：Ｋオーム）、右縦軸はインピーダン
スの位相角（単位：度）、横軸は周波数（単位：
ＭHz）を表わしている。
以上詳述した如く、本発明に係る疑似インピー
ダンス回路を用いて任意のＬ、Ｃ、Ｒを構成する
ことができるので、IC化した小型の素子を実現
することが可能となる。例えば電圧制御型抵抗器
などを用いてＬ、Ｃ、Ｒを連続的に変化させ、も
つてプログラマブル・ダミーを構成する場合など
には特に有用である。しかも、従来技術に係るジ
ヤイレータ等に比べて、その回路構成が簡単であ
り且つ高利得増幅器を必要としないので、周波数
特性は格段に向上したものとなる。
ダンス回路を用いて任意のＬ、Ｃ、Ｒを構成する
ことができるので、IC化した小型の素子を実現
することが可能となる。例えば電圧制御型抵抗器
などを用いてＬ、Ｃ、Ｒを連続的に変化させ、も
つてプログラマブル・ダミーを構成する場合など
には特に有用である。しかも、従来技術に係るジ
ヤイレータ等に比べて、その回路構成が簡単であ
り且つ高利得増幅器を必要としないので、周波数
特性は格段に向上したものとなる。
第１Ａ図及び第１Ｂ図は本発明を説明する前提
としての回路図、第２図は本発明の一実施例によ
る疑似インピーダンス回路の一実施例を示すブロ
ツク図、第３Ａ図、第３Ｂ図、第３Ｃ図は第２図
に示したトランジスタＱの代わりに用いられ得る
回路の一例を示した図、第４Ａ図は本発明を利用
して負性抵抗とコンデンサの並列接続から成るイ
ンピーダンスを形成するための回路図、第４Ｂ図
は第４Ａ図に示した回路の周波数特性を表わすグ
ラフである。 Ａ：増幅器、Ｔ：伝達関数Ｈ（Ｓ）を有する帰
還素子。
としての回路図、第２図は本発明の一実施例によ
る疑似インピーダンス回路の一実施例を示すブロ
ツク図、第３Ａ図、第３Ｂ図、第３Ｃ図は第２図
に示したトランジスタＱの代わりに用いられ得る
回路の一例を示した図、第４Ａ図は本発明を利用
して負性抵抗とコンデンサの並列接続から成るイ
ンピーダンスを形成するための回路図、第４Ｂ図
は第４Ａ図に示した回路の周波数特性を表わすグ
ラフである。 Ａ：増幅器、Ｔ：伝達関数Ｈ（Ｓ）を有する帰
還素子。
Claims (1)
- 【特許請求の範囲】 １ 次の(イ)〜(ヘ)より構成される疑似インピーダン
ス回路。 (イ) 第１端子。 (ロ) 接地された第２端子。該第２端子と前記第１
端子間に疑似インピーダンスが形成される。 (ハ) 前記第１端子を入力端子とし、出力端子と入
力抵抗とを有する増幅率１の増幅器。 (ニ) エミツタ端子と、ベース端子と、前記第１端
子に接続されたコレクタ端子とを有するトラン
ジスタ。 (ホ) 前記出力端子と前記ベース端子とを接続する
所望電圧伝達関数を有する帰還素子。 (ヘ) 前記出力端子と前記エミツタ端子を接続し、
前記擬似インピーダンスが前記伝達関数の逆数
に比例するようにするための抵抗回路網。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7904181A JPS57193114A (en) | 1981-05-25 | 1981-05-25 | Artificial impedance circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7904181A JPS57193114A (en) | 1981-05-25 | 1981-05-25 | Artificial impedance circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57193114A JPS57193114A (en) | 1982-11-27 |
| JPH0220012B2 true JPH0220012B2 (ja) | 1990-05-07 |
Family
ID=13678823
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7904181A Granted JPS57193114A (en) | 1981-05-25 | 1981-05-25 | Artificial impedance circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57193114A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5846889B2 (ja) * | 1975-03-31 | 1983-10-19 | 株式会社横河電機製作所 | カヘンテイコウカイロ |
-
1981
- 1981-05-25 JP JP7904181A patent/JPS57193114A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57193114A (en) | 1982-11-27 |
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