JPH02201680A - Ｄｍａデータ転送回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、システムの主記憶と、例えば磁気ディスク装
置等の周辺装置との間の高速データ転送を実現するため
用いられるＤＭＡデータ転送回路に関する。

（従来の技術） 従来から、システムの主記憶と周辺装置との間の高速デ
ータ転送を実現するためのデータ転送方式として、Ｄ　
Ｍ　Ａ　（ｄｉｒｅｃｔ　ｍｅｍｏｒｙ　ａｃｓｅｓｓ
）方式が知られている。

このＤＭＡ方式による高速データ転送の制御は次のよう
に行われる。

まず、周辺装置からの要求（リクエスト）により、ＤＭ
Ａ制御回路は、ＣＰＵに対しシステムバスを解放するよ
う要求する。これにより周辺装置がバスの使用権を獲得
すると、主記憶に対するアドレスを出力してデータを主
記憶から読出し、バスの使用を許可する　ＡＣＫ　（ア
クノリッジ）信号を周辺装置に出力してバス上のデータ
を取込むよう指示する。これにより、主記憶」二の記憶
データが周辺装置に転送される。

このような動作において、上述したＡＣＫ信号は、予め
カウンタに設定された回数たけ連続して出力されるよう
になっており、その最終出力に応じてＤＭＡ制御回路か
ら周辺装置に対し一連の処理の終了を示すＩＥＯＰ（エ
ンド・オブ・プロセス）信号が出力されるようになって
いる。

ところで、ＤＭＡ制御回路のＥＯＰ信号の出力端は、周
辺装置における割り込みラインに直結されており、周辺
装置はそのＥＯＰ信号の入力に応じて所定の割り込み処
理を開始するようなされている。

したがって、ＡＣＫ信号を複数のチャネルで使用するよ
う構成されたシステムでは、ＥＯＰ信号の入力による割
り込みの発生がどのチャネルに対応するものかを容易に
判断するために、各ＡＣＫ信号出力に対応するカウンタ
の値をそれぞれ読取る必要があった。

（発明が解決しようとする課題） このように、従来からのＤＭＡデータ転送回路では、シ
ステムハスの専有を許可するためのＡＣＫ信号を複数の
チャネルに対して使用する場合においての充分な高速デ
ータ転送が困難であった。

またＤＭＡ制御回路を多数組込んでシステムを構成した
場合、ＥＯＰ信号だけで割り込みラインを専有してしま
うおそれもあった。

因みに、前述した条件下で、高速データ転送を実現でき
、併せてＥＯＰ信号による専有割り込みラインを単一化
できる回路としては、例えば第４図に示すようなものが
挙げられるが、これでは、非常に多くの部品点数を要し
、かつ配線の接続もかなり複雑であるため実用的でなか
った。

本発明は上記した課題を解決するためのもので、複数の
チャネルのいずれかに対応してＤＭＡデータ転送を行う
場合においても、簡単な構成で、周辺装置においての割
り込みの発生がどのチャネルに対応するものかを容易に
確認することができ、データ転送速度の向上化を図れる
ＤＭＡデータ転送回路の提供を目的としている。

［発明の構成コ （課題を解決するための手段） 本発明のＤＭＡデータ転送回路は上記したｌ」的を達成
するために、複数のチャネルのいずれかに対応してシス
テムバスの専有を５！１可する第１の信号を出力し、か
つこの第１の信号か前記各チャネル毎に予め設定された
回数連続的に出力されたとき、第２の信号を出力するＤ
ＭＡ制御回路と、このＤＭＡ制御回路から出力された前
記第２の信号をロードクロックとして該ＤＭＡ制御回路
から出力された前記第１の信号を取込み、この信号から
対応する前記チャネルの情報を含んだデータを生成保持
するＦＩＦＯメモリとを備え、データ読出し指令により
、前記ＦＩＦＯメモリから、ブタ転送先の周辺装置に対
し、所定の割り込み処理を促す第３の信号を前記ＦＩＦ
Ｏメモリに保持されたデータとともに出力するようにし
たものである。

（作　用） 本発明のＤＭＡデータ転送回路の作用を説明）康る。ま
ず、ＤＭＡ制御回路は、複数のチャネルのいずれかに対
応してシステムバスの専有を許可する第１の信号を出力
し、この第１の信号が前記各チャネル毎に予め設定され
た回数出力されたとき、第２の信号を出力する。

ＦＩＦＯメモリは、その第２の信号をロードクロックと
してＤＭＡ制御回路から出力された第１の信号を取込み
、そしてこの信号から対応するチャネルの情報を含んだ
データを生成し、これを保持する。

この後、ＦＩＦＯメモリに対しデータ読出し指令が出力
されると、前記ＦＩＦＯメモリからデルタ転送先の周辺
装置に対し所定の割り込み処理を促す第３の信号が出力
され、これに伴ってＰＩＦＯメモリに保持されたデータ
が周辺装置に転送される。

したがって、この発明によれば、複数のチャネルのいず
れかに対応してＤＭＡデータ転送を行う場合においても
、簡（１１−な構成で、周辺装置においての割り込みの
発生がどのチャネルに対応するものかを容易に確認する
ことができ、データ転送速度の向上化を図ることが可能
となる。

（実施例） 以下、本発明の一実施例を図面に基づいて説明する。

第１図は本発明に係る一実施例のＤＭＡデータ転送回路
の構成を説明するための図である。

同図において、１はシステムの主記憶と周辺装置との間
のＤＭＡデータ転送を制御するＤＭＡ制御回路、２はＤ
ＭＡ制御回路１と周辺装置との間に介挿されたＦ　Ｉ　
Ｆ　Ｏ（ｆｉｒｓｔ　ｉｎ　Ｎｒｓｔ　ｏｕｔ）メモリ
を示している。

ＤＭＡ制御回路１は、複数のチャネルのいずれかに対応
して、システムバスの専有を周辺装置に対し許可するた
めのＡＣＫ　（アクノリッジ）信号を出力するようなさ
れている。またこのＤＭＡ制御回路１には、各チャネル
毎のＡＣＫ信号出力にそれぞれ対応するカウンタ３が備
えられており、ＡＣＫ信号は、対応するカウンタ３にお
いて予め設定された回数（カウントダウンて「０コにな
るまで）連続して出力され、その最終出力に応じてＥＯ
Ｐ（エンド・オブ・プロセス）信号が出力されるように
なっている。さらにこのＥＯＰＯＲ信号インバタ４を介
してＦＩＦＯメモリ２のロード・クロック端子に入力さ
れるようになっている。

第２図はこの実施例回路における動作タイミングを示し
ている。

同図に示すように、この実施例では、上記したロード・
クロックの立ち上りに同期して、ＤＭＡ制御回路１から
のＡＣＫ信号がＦＩＦＯメモリ２のデータ入力保持部５
に入力され、対応するチャネルの情報を含んだデータと
して保持される。

このＦＩＦＯメモリ２のデータ入力保持部５に保持され
たデータは、ＣＰＵからＦＩＦＯメモリ２のＵＮＣＫＩ
Ｎ入力端およびＯＥ　（アウト・プツト・イネーブル）
入力端へのＲＥＡＤ信号の入力に応じて周辺装置に出力
される。

一方、ＦＩＦＯメモリ２のＯＲ（アウト・プツト・リー
ド）出力端は周辺装置の割り込みラインと接続されてお
り、ＣＰＵからＦＩＦＯメモリ２にＲＥＡＤ信号が入力
されることにより、ＦＩＦＯメモリ２から周辺装置に対
し所定の割り込み処理を促すＯＲ信号が出力される。

こうして周辺装置において所定の割り込み処理が開始さ
れる。この時、ＦＩＦＯメモリ２のブタ入力保持部５か
ら先入れ先出し方式で出力されたデータから、割り込み
の発生がどのチャネルに対応するものであるかが判断さ
れる。

すなイつち、第２図に示す如く、　１番１−１に発生し
た割り込みは、Ｆ工ＦＯメモリ２から　１番目に出力さ
れたデータがｒＦＢＩ（Ｊであることから（ＡＣＫ２）
によるもの、２番目に発生した割り込みは、ＦＩＦＯメ
モリ２から　２番目に出力されたデータがｒＦＥｌ（Ｊ
であることから（ＡＣＫＯ）によるものと判断される。

かくしてこの実施例によれば、周辺装置においての割り
込みの発生がどのチャネルに対応するものかを容易に確
認することができ、この結果、データ転送の高速化を図
ることができる。しかも、本実施例装置と同等の機能を
有する従来の回路（第４図参照）と比べ、部品点数は少
なくて済み、接続も容易となるため、極めて実用的なり
ＭＡデタ転送回路を構成することができる。

なお、上述した実施例では１つのＤＭＡ制御回路を用い
てＤＭＡデータ転送回路を構成しているが、複数のＤＭ
Ａ制御回路を用いた場合においても、本発明を同様に用
いることができる。

例えば、第３図に示すように、複数のＤＭＡ制御回路１
］の各ＡＣＫ信号出力端をＦＩＦＯメモリ１２のデータ
入力保持部１３と、各ＤＭＡ制御回路１１のＥＯＰ信号
出力端をＯＲ回路１４を介してＦＩＦＯメモリ１２のロ
ード・クロック端子と、さらに、各ＤＭＡ制御回路１１
のＡＥＮ信号出力端を２つずつＮＯＲ回路１５を介して
ＦＩＦＯメモリ１２のデータ入力保持部１３とそれぞれ
接続することにより、上述した実施例と同等の機能を持
つＤＭＡデータ転送回路を構築することができる。

しかもこの場合、複数のＤＭＡ制御回路１１を用いても
専有する割り込みラインは１本で済む。

［発明の効果］ 以上説明したように本発明のＤＭＡデータ転送回路によ
れば、複数のチャネルに対応してＤＭＡデータ転送を行
う場合においても、簡単な構成で、周辺装置においての
割り込みの発生がとのチャネルに対応するものかを容易
に確認することができ、データ転送速度の向上化を図る
ことができる。

【図面の簡単な説明】

第１図は本発明に係る一実施例のＤＭＡデータ転送回路
の構成を説明するための回路図、第２図は第１図のＤＭ
Ａデータ転送回路における動作タイミングを示す図、第
３図は本発明の他の実施例を説明するための回路図、第
４図は第１図あるいは第２図のＤＭＡデータ転送回路と
同等の機能を持つ従来のＤＭＡデータ転送回路の構成を
示す回路図である。 １・・・ＤＭＡ制御回路 ２・・・ＦＩＦＯメモリ ３・・・カウンタ ４・・・インバータ ５・・・データ入力保持部。 １　］

Claims (1)

【特許請求の範囲】
1. （１）複数のチャネルのいずれかに対応してシステムバ
   スの専有を許可する第１の信号を出力し、かつこの第１
   の信号が前記各チャネル毎に予め設定された回数連続的
   に出力されたとき、第２の信号を出力するＤＭＡ制御回
   路と、 このＤＭＡ制御回路から出力された前記第２の信号をロ
   ードクロックとして該ＤＭＡ制御回路から出力された前
   記第１の信号を取込み、この信号から対応する前記チャ
   ネルの情報を含んだデータを生成保持するＦＩＦＯメモ
   リとを備え、 データ読出し指令により、前記ＦＩＦＯメモリから、デ
   ータ転送先の周辺装置に対し所定の割り込み処理を促す
   第３の信号を、前記ＦＩＦＯメモリに保持されたデータ
   とともに出力するようにしたことを特徴とするＤＭＡデ
   ータ転送回路。