JPH02201952A

JPH02201952A - 半導体集積回路とその製造方法

Info

Publication number: JPH02201952A
Application number: JP1020214A
Authority: JP
Inventors: Hiroshi Momose; 百瀬　啓; Koji Makita; 牧田　耕次; Takeo Maeda; 前田　健夫
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1989-01-30
Filing date: 1989-01-30
Publication date: 1990-08-10
Anticipated expiration: 2011-10-30
Also published as: EP0381139A3; EP0381139B1; KR900012360A; DE69033662D1; JP2549726B2; KR930009028B1; DE69033662T2; US5583363A; EP0381139A2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】Ｃ発明の目的］（産業上の利用分野）この発明は、半導体集積回路とその製造方法に関し、特
にｎｐｎ型、およびｐｎｐ型バイポーラ・トランジスタ
と、ｎチャネル、およびｐチャネルＭＯＳＦＥＴとが同
一チップ上に混在する半導体集積回路とその製造方法に
関する。

（従来の技術）以下、第４図を参照して、従来のＣＭＯ８とｎｐｎ型バ
イポーラトランジスタとがら構成されるインバータゲー
ト回路について説明する。

第４図は、従来の代表的な、ＣＭＯ３とｎｐｎ型バイポ
ーラトランジスタとから構成されるインバータゲートの
回路図である。

第４図に示すように、このインバータゲート回路は、負
荷駆動用のｎｐｎ型バイポーラ・トランジスタＱ１０１
のエミッタ１０５と、ｎｐｎ型バイポーラ・トランジス
タＱ１０２のコレクタ１０６とが、夫々ノードｄで接続
されているトーテンポール型である。また、ｎｐｎ型バ
イポーラ・トランジスタＱＩＯＩのベース１０１は、ｐ
チャネルＭＯＳＦＥＴ、Ｔ１０１のドレイン１ｏ３に接
続されており、ｐチャネルＭＯＳＦＥＴ。

Ｔ１０１により駆動される。従来、このインバータゲー
ト回路を構成する４つのトランジスタ、Ｔ１０１、Ｔｌ
Ｏ２、Ｑ１０１、Ｑ　１０２　ｉ、ｔ、半導体基板上に
おいて、夫々独立した素子領域に形成されていた。この
ことから、素子分離領域が増大し、このようなインバー
タゲート回路おいては、半導体チップ上での占有面積が
大きがった。また、ｎチャネルＭＯＳＦＥＴ、ＴｌＯ２
は、ソース電流供給型であり、動作時に、ｎｐｎ型バイ
ポーラトランジスタＱ１０２のベース電位ＶＢの影響を
受ける。即ち、ｎチャネルＭＯＳＦＥＴ。

ＴｌＯ２の実効的なゲート電位は、ゲートに入力される
入力電位ＶＩＮと、ｎｐｎ型バイポーラ・トランジスタ
Ｑ１０２のベース電位ＶＢとの差となってしまう。この
ことから、ｎチャネルＭＯＳＦＥＴ、ＴｌＯ２は、充分
に駆動されない欠点がある。このｎチャネルＭＯＳＦＥ
Ｔ。

ＴｌＯ２が充分に駆動されないと、ｎｐｎ型バイポーラ
・トランジスタＱ１０２のコレクタ電流が小さくなり、
インバータゲート回路の動作が緩慢なものとなってしま
う。この欠点は、特に低電源電圧時に著しく現れる。さ
らに、ｎｐｎ型バイポーラ・トランジスタＱ１０２のコ
レクタ１０６が、ノードｄに接続されていることから、
そのコレクタ電位が入出力レベルにより変動する。この
ことから、コレクタ１０６は、他のトランジスタＱ１０
１、Ｔｌ０Ｉ、ＴｌＯ２より、電気的に分離されなくて
はならない。即ち、同じｎｐｎ型バイポーラ・トランジ
スタであるＱ１０１とは、同じ導電型でありながららコ
レクタ領域を共有できない。したがって、素子分離する
必要があり、このため、素子分離領域が増大しており、
インバータゲート回路の微細化を困難にしていた。

（発明が解決しようとする課題）この発明は上記のような点に鑑み為されたちので、０Ｍ
Ｏ５と、バイポーラ・トランジスタとによって構成され
るインバータゲート回路のような半導体集積回路におい
て、従来、各トランジスタが夫々独立した素子領域に形
成され、特にバイポーラ−トランジスタにおいては、入
出力レベルによりコレクタ電位が変動することから、素
子分離領域を必要としていた点と、ソース電流供給型と
なるｎチャネルＭＯＳＦＥＴがｎｐｎ型バイポーラ・ト
ランジスタのベース電位の影響を受けて充分に駆動でき
なかった点とを改善することにより、微細で動作が高速
、かつ信頼性の高い半導体集積回路とその製造方法を提
供することを目的とする。

［発明の構成］（課題を解決するための手段）この発明による半導体集積回路によれば、ソースが第１
の電源供給端に接続され、ゲートが信号の入力端に接続
されたｐチャネルＭＯＳＦＥＴと、ベースがこのｐチャ
ネルＭＯＳＦＥＴのドレインに接続され、コレクタが第
１の電源供給端に接続され、エミッタが信号の出力端に
接続されたｎｐｎ型バイポーラ・トランジスタと、エミ
ッタが信号の出力端に接続され、コレクタが第２の電源
供給端に接続されたｐｎｐ型バイポーラ・トランジスタ
と、ドレインがこのｐｎｐ型バイポーラ・トランジスタ
のベースに接続され、ソースが第２の電源供給端に接続
され、ゲートが信号の入力端に接続されたｎチャネルＭ
ＯＳＦＥＴとを具備することを特徴とする。

（作用）上記のような半導体集積回路にあっては、従来、ｎチャ
ネルＭＯＳＦＥＴがソース電流供給型であり、ｎｐｎ型
バイポーラ・トランジスタのベース電位の影響を受け、
充分に駆動できなかった点が、ソース接地型となり、ベ
ース電位の影響を受けなくなることから、充分に°駆動
され、動作が高速となる。また、このｎチャネルＭＯＳ
ＦＥＴに接続される負荷駆動用のバイポーラ・トランジ
スタをｐｎｐ型バイポーラ・トランジスタに置換えるこ
とにより、従来、同一導電型であったコレクタを、素子
分離領域を形成して電気的に分離していた点が、互いに
反対導電型となることから、素子分離領域を形成しなく
ても、ｐｎ接合分離によって電気的に分離でき、微細化
される。さらに、同一導電型である、ｐチャネルＭＯ８
ＦＥＴのドレインとｎｐｎ型バイポーラ・トランジスタ
のベースとを一体化、およびｎチャネルＭＯＳＦＥＴの
ドレインとｐｎｐ型バイポーラ・トランジスタのベース
とを一体化して形成すれば、−層の微細化が可能となり
、コンタクトの数も減らすことができる。

また、ｎｐｎ型、およびｐｎｐ型バイポーラ・トランジ
スタのエミッタ電極を一体化して形成、ｎチャネル、お
よびｎチャネルＭＯＳＦＥＴのゲート電極を一体化して
形成すれば、さらにコンタクトの数を減らすことができ
る。これらのようなレイアウト上の工夫を行なえば、よ
り一層の微細化がなされ、動作もさらに高速となり、信
頼性も向上し、しかも製造歩留りも向上する。

（実施例）以下、図面を参照して、この発明の一実施例に係わる半
導体集積回路とその製造方法について説明する。

第１図は、この発明の一実施例に係わるインバタゲート
回路の回路図、第２図は、そのインノく−タゲート回路
の平面図、第３図（ａ）乃至第３図（ｅ）は、そのイン
バータゲート回路の製造工程順に示した断面図である。

まず、第１図に示すインバータゲート回路において、入
力電圧ＶＩＮは、入力端Ａに供給される。

この入力端Ａは、ノードａに接続されている。このノー
ドａは、ｐチャネルＭＯＳＦＥＴ、ＴＩのゲート１と、
ｎチャネルＭＯＳＦＥＴ、Ｔ２のゲート２とに接続され
ている。これらの２つのＭＯＳＦＥＴ、ＴＩ、Ｔ２のう
ち、ｐチャネルＭＯ５ＦＥＴ、ＴＩのソース３は、ノー
ドｂに接続されている。このノードｂは、電源電圧供給
端Ｃに接続されている。この電源電圧供給端Ｃには、１
ｊ：＆原電圧ＶＤＤが供給される。また、ｐチャネルＭ
ＯＳＦＥＴ、Ｔｌのドレイン４は、ｎｐｎ型ノくイポー
ラ・トランジスタＱ１のベース７に接続されている。一
方、ｎチャネル型ＭＯＳ　Ｆ　ＥＴ。

Ｔ２のソース５は、ｐｎｐ型バイポーラ・トランジスタ
Ｑ２のベース８に接続されている。

また、ソース６は、接地されている。ベースにＭＯＳＦ
ＥＴ、ＴＩ、Ｔ２のドレインが接続される２つのバイポ
ーラ・トランジスタＱ１、Ｑ２のうち、ｎｐｎ型バイポ
ーラ・トランジスタＱ１のコレクタ９は、電源電圧ＶＤ
Ｄの供給されるノードｂに接続されている。また、エミ
ッタ１０は、ノードＣに接続されている。このノードＣ
は、出力端Ｂに接続されている。出力端Ｂには、出力電
圧Ｖ。ＵＴが供給される。一方、ｐｎｐ型バイポーラ・
トランジスタＱ２のエミッタ８も、ノードＣに接続され
ている。また、コレクタ１２は、接地されている。

このような、インバータゲート回路によれば、ｎチャネ
ルＭＯＳＦＥＴ、Ｔ２のソース６は、直接、接地されて
いる。したがって、従来、ｎチャネルＭＯＳＦＥＴのソ
ースに、ｎｐｎ型バイポーラトランジスタのベースが接
続されていたことによって発生していたゲート電位の低
下は無くなる。

また、従来のｎｐｎ型に変え、ｐｎｐ型バイポーラ・ト
ランジスタＱ２を使用することにより、ソース電流供給
型セなくとも、インバータ動作が可能となっている。こ
のようにソース電流供給型を防ぐことにより、ｎチャネ
ルＭＯＳＦＥＴ、Ｔ２の実効的なゲートの入力電位は、
入力電圧ＶＩＮそのものとなる。このことから、ｎチャ
ネル・ＭＯＳＦＥＴ、Ｔ２のドレインに接続されている
ｐｎｐ型バイポーラ・トランジスタＱ２のベース１１に
、より大きなベース電流を供給できる。

したがって、ｐｎｐ型バイポーラ・トランジスタＱ２は
、より大きなコレクタ電流を駆動でき、インバータゲー
ト回路の一層の動作の高速化を図ることができる。また
、従来、入出力レベルにより、コレクタ電位が変動する
ことから、ｎｐｎ型バイポーラ・トランジスタＱ１０２
のコレクタ１０６を、電気的に他のトランジスタＱ１０
１、ＴｌＯ２、ＴｌＯ２から分離しなければならないこ
と、即ち、ｎｐｎ型バイポーラ・トランジスタＱ１０１
と、同じ導電型のコレクタ領域を共有することができな
い。したがって、素子分離領域を必要としていた点も、
第１図に示すように、ｐｎｐ型バイポーラ・トランジス
タのコレクタと、ｎｐｎ型バイポーラ・トランジスタの
コレクタとは反対導電型となるので、ｐｎ接合分離が可
能となり、素子分離領域を形成する必要はなくなる。

これらのことから、インバータゲート回路の動作の高速
化、および微細化が可能となる。

さらに、この発明の一実施例によれば、−層のインバー
タゲート回路の動作の高速化、微細化を達成するために
、半導体素子のレイアウト上の工夫が為されている。

以下、このインバータゲート回路のレイアウト上の工夫
を第２図の平面図を参照して、また、そのインバータゲ
ート回路の製造方法を第３図（ａ）乃至第３図（ｅ）を
参照して説明する。

この第２図、および第３図（ａ）乃至第３図（ｅ）には
、ｐ型半導体基板表面に形成されるレイアウト上の工夫
が為されたインバータゲート回路を示す。このレイアウ
ト上の工夫が為されたインバータゲート回路は、別に反
対導電型であるｎ型半導体基板表面に形成しても構わな
い。

まず、第２図において、第３図（ａ）乃至第３図（ｅ）
には図示されるが、同図には図示されないｐ型半導体基
板の一領域に設けられた高濃度ｎ十型埋込拡散層と、高
濃度ｐ十型埋込拡散層とが形成されており、さらにｐ型
半導体基板上には、ｐ型エピタキシャル層２０が形成さ
れている。このｐ型エピタキシャル層２０には、ｎ型ウ
ェル領域２１が、前記図示されない高濃度ｎ十型埋込拡
散層上に、かつこれに接して形成されている。同様に、
ｐ型ウェル領域２２が、前記図示されない高濃度ｐ十型
埋込拡散層上に、かつこれに接して形成されている。こ
れらのウェル領域のうち、まず、ｎ型ウェル領域２１内
には、前記図示されない高濃度ｎ十型埋込拡散層に突き
刺さるように形成された、高濃度ｎ十型コレクタ補償拡
散層２３が形成されている。この高濃度ｎ十型コレクタ
補償拡散層２３には、同図では図示されない酸化膜中を
通して、コンタクト孔２４が開孔されている。

このコンタクト孔２４には、図示されないコレクタ電極
が、高濃度ｎ＋型コレクタ補償拡散層２３に接して形成
されている。この高濃度ｎ÷型コレクタ補償拡散層２３
と、高濃度ｎ十型埋込拡散層と、ｎウェル領域２１の一
領域とでｎｐｎ型バイポーラトランジスタのコレクタ領
域を成している。

ここで、ｎウェル領域２１の一領域と述べたのは、後述
するが、このｎウェル領域２１内には、さらにｐチャネ
ルＭＯ８ＦＥＴが形成されるためである。さらにｎ型ウ
ェル領域２１内には、反対導電型の高濃度ｐ÷型ソース
拡散領域２５が形成されている。この高濃度ｐ十型ソー
ス拡散領域２５には、同図では図示されない酸化膜中を
通して、コンタクト孔２９が開孔されている。このコン
タクト孔２９には、図示されないソース電極が、高濃度
ｐ÷型ソース拡散領域２５に接して形成されている。さ
らにｎ型ウェル領域２１内には、反対導電型の高濃度ｐ
十型ドレイン拡散領域２６と、この高濃度ｐ十型ドレイ
ン拡散領域２６と一体となっている低濃度ｐ−型ベース
拡散領域２７が形成されている。これらの高濃度ｐ÷型
ドレイン拡散領域２６と、低濃度ｐ−型ベース拡散領域
２７との境界を境界線４２として示す。このうち、低濃
度ｐ″″型ベース拡散領域２７内には、高濃度ｎ＋型エ
ミッタ拡散領域２８が形成されている。この高濃度ｎ＋
型エミッタ拡散領域２８には、同図では図示されない酸
化膜中を通して、コンタクト孔３０が開孔されている。

このコンタクト孔３０には、ｎ型のポリシリコンによっ
て形成されているエミッタ電極３１が、高濃度ｎ十型エ
ミッタ拡散領域２８に接して形成されている。このエミ
ッタ電極３１は、後述するが、ｐ型ウェル領域２２内に
形成されるｐｎｐ型バイポーラトランジスタのｐ型ポリ
シリコンからなるエミッタ電極４１と一体となって形成
されている。即ち、エミッタ電極は、ｎ型ウェル領域２
１に形成されるｎｐｎ型バイポーラ・トランジスタと、
ｐ型ウェル領域に形成されるｐｎｐ型バイポーラ・トラ
ンジスタと共通となっている。このエミッタ電極４４に
は、同図では図示されない酸化膜中を通して、コンタク
ト孔３２が開孔されている。このコンタクト孔３２には
、同図では図示されないエミッタ取出し電極がエミッタ
電極４４に接して形成されている。

一方、ｐ型ウェル領域２２内には、前記図示されない高
濃度ｐ十型埋込拡散層に突き刺さるように、高濃度ｐ上
型コレクタ補償拡散層３３が形成されている。この高濃
度ｐ上型コレクタ補償拡散層３３には、同図では図示さ
れない酸化膜中を通して、コンタクト孔３４が開孔され
ている。このコンタクト孔３４には、図示されないコレ
クタ電極が、高濃度ｐ上型コレクタ補償拡散層３３に接
して形成されている。この高濃度ｐ上型コレクタ補償拡
散層３３と、高濃度ｐ十型埋込拡散層と、ｐウェル領域
２２の一領域とでｐｎｐ型バイポーラトランジスタのコ
レクタ領域を成している。ここで、ｐウェル領域２２の
一領域と述べたのは、後述するが、このｐウェル領域２
２内には、さらにｎチャネルＭＯＳＦＥＴが形成される
ためである。さらにｐ型ウェル領域２２内には、反対導
電型の高濃度ｎ小型ソース拡散領域３５が形成されてい
る。この高濃度ｎ小型ソース拡散領域３５には、同図で
は図示されない酸化膜中を通して、コンタクト孔３９が
開孔されている。このコンタクト孔３つには、図示され
ないソース電極が、高濃度ｎ小型ソース拡散領域３５に
接して形成されている。さらにｐ型ウェル領域２２内に
は、反対導電型の高濃度ｐ十型ドレイン拡散領域３６と
、この高濃度ｎ十型ドレイン拡散領域３６と一体となっ
ている低濃度ｐ−型ベース拡散領域３７が形成されてい
る。これらの高濃度ｎ十型ドレイン拡散領域３６と、低
濃度ｐ−型ベース拡散領域３７との境界を境界線４３と
して示す。このうち、低濃度ｎ−型ベース拡散領域３７
内には、高濃度ｐ＋型エミッタ拡散領域３８が形成され
ている。この高濃度ｐ十型エミッタ拡散領域３８には、
同図では図示されない酸化膜中を通して、コンタクト孔
４０が開孔されている。このコンタクト孔４ｏには、ｐ
型のポリシリコンによって形成されているエミッタ電極
４１が、高４度ｐ十型エミッタ拡散領域３８に接して形
成されている。このエミッタ電極４１は、前述したよう
に、ｎ型ウェル領域２１内に形成されるｎｐｎ型バイポ
ーラトランジスタのｎ型ポリシリコンからなるエミッタ
電極３１と一体となって形成されている。また、Ｍ　Ｏ
Ｓ　Ｆ　Ｅ　Ｔのゲート電極４５は、ｐチャネル部分　
Ｓ　Ｆ　Ｅ　Ｔ、およびｎチャネルＭＯ５ＦＥＴで共通
となっている。この共通ゲート電極４５には、それぞれ
、ｐチャネルＭＯ５ＦＥＴのソース拡散領域２５とドレ
イン拡散領域２６との間に、図示されないゲート酸化膜
を介してチャネル部分が形成されるように設けられた、
ｐチャネルＮｆＯｓＦＥＴ用ゲート電極部４５′と、ｎ
チャネルＭＯ８ＦＥＴのソース拡散領域３５とドレイン
拡散領域３６との間に、図示しないゲート酸化膜を介し
てチャネル部分が形成されるように設けられた、ｎチャ
ネルＭＯＳＦＥＴ用ゲート電極部４５′とが設けられて
いる。この２つのゲート電極部が設けられている共通ゲ
ート電極４５には、図示されない酸化膜を通して、コン
タクト孔４６が１５８孔されている。このコンタクト孔
４６には、図示されないゲート取出し電極が、共通ゲー
ト電極４５に接して形成されている。

このように、ｎ型ウェル領域２１内には、ｎチャネルＭ
ＯＳＦＥＴのドレイン２６とｎｐｎ型バイポーラトラン
ジスタのベース２７とを一体化して形成している。一方
、ｐ型ウェル領域２２内には、ｎチャネルＭＯＳＦＥＴ
のドレインとｐｎｐ型バイポーラトランジスタのベース
とを一体化して形成している。さらに、前述したように
、コレクタ領域が反対導電型となることから、素子分離
領域を必要とせず、ｐｎ接合分離が可能となる。

さらに、これらの２つのウェル領域２１、および２２、
おのおのに形成される各素子を、対象に配置することに
より、最短距離にてｎｐｎ型バイポーラ・トランジスタ
、およびｐｎｐ型バイポーラ・トランジスタのエミッタ
電極を一体化、およびｎチャネルＭＯＳＦＥＴ、および
ｎチャネルＭ　ＯＳ　Ｆ　Ｅ　Ｔのゲート電極を一体化
して形成できる。即ち、互いの領域の結線が最短距離に
て行われることから、さらに素子の微細化が為されると
ともに、コンタクトの数を減少できることから、−層の
動作の高速化が達成される。さらに歩留りも向上する。

尚、上記のような第２図に示すレイアウトでは、第１図
に示す入力端Ａがコンタクト孔４６を通してゲート電極
に接続、出力端Ｂがコンタクト孔３２を通してエミッタ
２８．３８に接続、および電源電圧供給端Ｃがコンタク
ト孔２４を通してコレクタ２３に接続される。この電源
電圧供給端Ｃは、コンタクト孔２９を通してソース２５
にも接続される。接地電位は、コンタクト孔３４を通し
てコレクタ３３に接続され、この接地電位は、コンタク
ト孔３９を通してソース３５にも接続される。また、ｎ
チャネルＭＯＳＦＥＴのソース３５を、電源電圧供給端
Ｃに接続しなくても、第２の接地電位、即ち、例えばマ
イナス数Ｖに接続して、コレクタ２３とは異なる電位と
して取出すことも可能である。このような接続手段であ
ると、バックゲートバイアスをｎチャネルＭＯＳＦＥＴ
に印加でき、容量の低減が為され、より一層の動作の高
速化、および信頼性の向上が可能となる。さらに、９Ｍ
ＯＳＦＥＴのソース２５も、第２の接地電位、即ち、コ
レクタ３３に対して、プラス数Ｖ高めとし、コレクタ３
３とは異なる電位として取出すことも可能であり、同様
に、−層の動作の高速化、および信頼性の向上が可能と
なる。

次に、第３図（ａ）乃至第３図（ｅ）を参照して、第２
図に示すインバータゲート回路の製造方法について説明
する。第３図（ａ）乃至第３図（ｅ）において、各参照
する符号は、対応するものとする。

まず、第３図（ａ）に示すように、ｐ型半導体基板１７
の所定の場所に対し、例えばアンチモン（Ｓ　ｂ）の固
相拡散により、高濃度ｎ十型埋込拡散層１８を形成する
。この時、その表面濃度は、１０１８〜１０２０ｃＩ１
１−３程度、またシート抵抗は、１００Ω／口以下が望
ましい。次に、例えばボロン（Ｂ）のイオン注入、およ
び熱拡散により、高濃度ｐ十型埋込拡散層１９を形成す
る。この時、その表面濃度は、１０１７〜１０２０ｃ１
１−３になるように制御する。次に、例えばＣＶＤ法に
より、ｐｕ、ｒ−ビタキシャル層２０を形成する。この
時、その濃度は、１０１５〜１０１７ｃＩＩＩ−３程度
、また厚さは、３１以下が望ましい。

次に、第３図（ｂ）に示すように、エピタキシャル層２
０の表面に、イオン注入、および熱拡散により、高濃度
ｎ十型埋込拡散層１８に重なるように、低濃度ｎ−型ウ
ェル領域２１を形成する。

次に、同様に、エピタキシャル層２ｏの表面に、イオン
注入、および熱拡散により、高濃度ｐ十型埋込拡散層１
９に重なるように、低濃度ｐ−型ウエル領域２２を形成
する。これらのウェル領域２１．２２の形成の際、熱拡
散工程の時間をできるかぎり短くしたほうがよい。これ
は、ｎ十型埋込拡散層１８、ｐ十型埋込拡散層１９の拡
散によるダレを防ぐためである。また、ｐ″″型ウェル
領域は形成せずに、ｐ型であるエピタキシャル層２０を
利用してもよい。

次に、第３図（Ｃ）に示すように、エピタキシャル層２
０表面の所定の場所に、例えば選択酸化法を用いたＬＯ
ＣＯ５法により、素子分離領域としてフィールド酸化膜
４７を形成する。次に、ｎ−型ウェル領域２１の所定の
場所に対し、イオン注入、および熱拡散により、ｎ十型
埋込拡散層１８に突き刺さるように、コレクタ補償拡散
層２３を形成する。次に、ｐ−型ウェル領域２２の所定
の場所に対し、イオン注入、および熱拡散により、ｐ÷
型埋込拡散層１９に突き刺さるように、コレクタ補償拡
散層３３を形成する。次に、全面に、例えば熱酸化法に
より、後でゲート酸化膜となる薄い酸化膜を形成する。

次に、この酸化膜を通して、ＭＯＳＦＥＴのしきい値制
御のためのイオン注入を、ｎ−型ウェル領域２１に形成
される９ＭＯＳＦＥＴ、およびｐ−″型ウェル領域２２
に形成されるｎ　Ｍ　ＯＳ　Ｆ　Ｅ　Ｔの、少なくとも
チャネル領域に行なう。次に、全面に、例えばＣＶＤ法
により、ゲート材料である、例えばポリシリコンを堆積
する。次に、全面に図示しないホトレジストを塗布する
。そして、写真蝕刻法により、このホトレジストを所定
の形状に現像して、このホトレジストをマスクに、前記
ポリシリコン層、および薄い酸化膜を順次エツチングし
、ｐＭＯｓＦＥＴのゲート電極４５′とそのゲート酸化
膜４８、およびｎ　Ｍ　ＯＳ　Ｆ　Ｅ　Ｔのゲート電極
４５′とそのゲート酸化膜４８′を形成する。

また、ゲート材料としては、上記のポリシリコンの他、
シリサイド、あるいはメタル等を用いてもよい。次に、
ｐ−型ウェル領域２２のｎ　Ｍ　ＯＳ　Ｆ　Ｅ　Ｔの所
定のソース、およびドレイン場所に対し、例えばヒ素（
Ａｓ）のイオン注入を、選択的に行ない、ソース拡散領
域３５、およびドレイン拡散領域３６を形成する。この
時、ドレイン拡散領域３６は、ｐｎｐ型バイポーラ・ト
ランジスタのベース拡散領域３７を兼ねることから、工
程数の緩和のために、このベース拡散領域３７も同時に
、−度のイオン注入工程で形成することが望ましい。こ
の時、最終不純物プロファイルは、ベース拡散領域３７
に望ましいものとした方がよい。ｎ　Ｍ　ＯＳ　Ｆ　Ｅ
　Ｔのドレイン領域３６の不純物プロファイルは、１〜
２桁程度、濃度が低くなるが、このデメリットは大きく
ない。何故ならば、ドレイン抵抗は、ＭＯＳＦＥＴの特
性に影響を与えないこと、また、低濃度化し、不純物プ
ロファイルがだれることから、ドレイン電界の局所集中
を緩和して、より高信頼性のｎ　Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ
をもたらすからである。また、ソース拡散領域３５とド
レイン拡散領域３６とを同時に形成してもよい。

この際は、ベース拡散領域３７を、別のイオン注入工程
で形成することを必要とする。次に、ｎ″″型ウェル領
域２１の２ＭＯ５ＦＥＴの所定のソース、およびドレイ
ン場所に対し、例えばボロン（Ｂ）、あるいはフッ化ボ
ロン（ＢＦ２）のイオン注入を、選択的に行ない、ソー
ス拡散領域２５、およびドレイン拡散領域２６を形成す
る。この時、ドレイン拡散領域２６は、ｎｐｎ型バイポ
ーラ・トランジスタのベース拡散領域２７を兼ねること
から、工程数の緩和のために、このベース拡散領域２７
も同時に、−度のイオン注入工程で形成することが望ま
しい。この時、最終不純物プロファイルは、ベース拡散
領域２７に望ましいものとした方がよい。９ＭＯＳＦＥ
Ｔのドレイン領域２６の不純物プロファイルは、１〜２
桁程度、濃度が低くなるが、このデメリットは大きくな
い。

何故ならば、ドレイン抵抗は、ＭＯＳＦＥＴの特性に影
響を与えないこと、また、低濃度化し、不純物プロファ
イルがだれることから、ドレイン電界の局所集中を緩和
して、より高信頼性の９ＭＯＳＦＥＴをもたらすがらで
ある。また、ソス拡散領域２５とドレイン拡散領域２６
とを同時に形成してもよい。この際は、ベース拡散領域
２７を、別のイオン注入工程で形成することを必要とす
る。

次に、第３図（ｄ）に示すように、全面に、例えばＣＶ
Ｄ法により、酸化膜等の絶縁膜４９を形成する。次に、
ｎ−型ウェル領域２１、およびｐ−型ウェル領域２２内
の所定のエミッタ形成予定領域に対し、例えばホトレジ
ストを用いた写真蝕刻法により、コンタクト孔３０、お
よび４ｏを開孔する。次に、全面に、例えばＣＶＤ法に
より、エミッタ共通電極用の導電性の材料、通常は、ボ
リシリコンを堆積する。このポリシリコンのｎ−型ウェ
ル領域２１に形成されるｎｐｎ型バイポーラ・トランジ
スタ形成領域には、例えばヒ素（Ａｓ）をイオン注入し
、ｐ型であるベース拡散領域２７内に熱拡散（ポリシリ
コンからの固相拡散）させることにより、高濃度ｎ＋型
エミッタ拡散領域２８を形成する。次に、このポリシリ
コンのｐ−型ウェル領域２２に形成されるｐｎｐ型バイ
ポーラ・トランジスタ形成領域には、例えばボロン（Ｂ
）、あるいはフッ化ボロン（ＦＢ２）をイオン注入し、
ｎ型であるベース拡散領域３７内に熱拡散（ポリシリコ
ンからの固相拡散）させることにより、高濃度ｐ十型エ
ミッタ拡散領域３８を形成する。これらのエミッタ拡散
領域２８、および３８の形成の際の熱拡散工程は、でき
れば同時に行なった方がよい。また、ポリシリコンから
の拡散でなくても、少なくとも一方を、直接、イオン注
入、および熱拡散で形成してもよい。また、導電性の材
料として、ポリシリコンの他、メタル、ポリサイド、シ
リサイド、さらにはＭＢＥ技術（Ｍｏｌｅｃｕｌａｒ　
　Ｂｅａｖａ　　Ｅｐｌｔａｘｙ）を用いてもよい。こ
れらのうち、メタル、特にアルミニウム（ＡＩ）の場合
は、エミッタ拡散領域２８、および３８の形成の際、直
接、ベース拡散領域２７、および３７ヘイオン注入を行
なう必要がある。もちろん、ｐｎ　ｐＳｎ　ｐｎの両方
が、もしくはどちらか一方がアルミニウムを用いてもよ
い。次に、例えばホトレジストを用いた写真蝕刻法によ
り、前記ポリシリコンを所定の形状にバターニングし、
エミッタ共通電極４４を形成する。このエミッタ共通電
極４４は、上記したようにｎ″″型ウェル領域２１上に
はｎ型の不純物を、また、ｐ−型ウェル領域２２上には
ｐ型の不純物をがイオン注入されているので、おおざっ
ばにそれぞれの領域の上部において、ｎ型ポリシリコン
エミッタ電極３１、およびｐ型ポリシリコンエミッタ電
極４１となっている。

次に、第３図（ｅ）に示すように、全面に、例えばＣＶ
Ｄ法により、例えばＢＰＳＧ膜等の絶縁膜５０を堆積し
、リフローすることにより平坦化する。次に、この絶縁
膜を通して、例えばホトレジストを用いた写真蝕刻法に
より、コレクタコンタクト孔２４、および３４、ソース
コンタクト孔十与、および中噂、エミッタコンタクト孔
３２、および第２図に図示され、第３図（ａ）乃至第３
図（ｅ）には図示されないゲートコンタクト孔を開孔す
る。次に、全面に、例えばスパッタ法により、メタル材
料、通常、アルミニウム（ＡＩ）を堆積、およびバター
ニングすることにより、第１図に示す回路の結線が形成
される。まず、電源電圧にＶＤＤ配線は、同図中の電極
５１に接続される。ｖｏＵ　Ｔ配線は、同図中の電極５
２に接続される。接地配線は、電極５１′に接続される
。ここで、ＶＩＮ配線が接続される電極（ゲート電極）
は、図示されない。

尚、ｐ上型、もしくはｎ十型埋込拡散層１８、および１
９の形成において、どちらか一方、例えばｐ十型埋込拡
散層の形成をエピタキシャル層２０形成後に行なっても
よい。その効果は、後の工程で行なうことにより、ｐ十
型埋込拡散層の熱プロセスによるダレを防ぐことができ
る。−例としては、素子分離領域４７を形成した後があ
る。

所定の領域に厚いマスク材を形成した後にボロン（Ｂ）
をイオン注入する。この際、所定の深さになるように、
イオンの加速電圧は選ばれる。一般に深さ１．５−とす
ると、Ｍｅｖのオーダーの加速電圧が必要とされる。ま
た、この後の熱処理により、イオン注入領域は、活性化
される。また、ｎ÷型埋込拡散層の場合は、リン（Ｐ）
、あるいはヒ素（Ａｓ）を用いる。

このような製造方法により、この発明の一実施例に係わ
るレイアウト上の工夫が為されたインバータゲート回路
が製造される。

尚、上記の一実施例では、ｎｐｎ型、およびｐｎｐ型バ
イポーラ・トランジスタを縦型のバイポーラ・トランジ
スタで形成したが、少なくとも一方を横型のバイポーラ
トランジスタとして形成してもよい。また、エミッタ共
通電極４４は、ｎｐｎ型バイポーラ・トランジスタのエ
ミッタ２８と、ｐｎｐ型バイポーラ・トランジスタの工
ミッタ３８の両方を跨ぐように形成されている。

このように形成することによって、コンタクト孔３２の
数を減らす工夫すると同時に、ｎ十型エミッタ電極３１
と、ｐ十型エミッタ電極４１とを接続する役目を果たし
ているが、ｎ十型エミッタ電極４１と、ｐ十型エミッタ
電極３１とに、別々にコンタクト孔を開孔し、別々にエ
ミッタ電極を形成してもよい。このことは、ゲート電極
についても同様で、ｎチャネルＭＯＳＦＥＴ用のゲート
電極４５′、およびｐチャネルＭＯ５ＦＥＴ用のゲート
電極４５′とに、別々にコンタクト孔を開孔し、別々に
ゲート電極を形成してもよい。さらに、ｎｐｎ型バイポ
ーラ・トランジスタのコレクタ２３と、ソース２５とを
跨ぐように形成されている電極５１、およびｐｎｐ型バ
イポーラ・トランジスタのエミッタ３３と、ソース３５
とを跨ぐように形成されている、電極５１゛についても
同様に、別々にコンタクト孔を開孔し、別々のエミッタ
電極、およびコレクタ電極を形成してもよい。

［発明の効果コ以上説明したようにこの発明によれば、従来のインバー
タゲート回路のソース電流供給型、および負荷駆動用バ
イポーラ・トランジスタのコレクタを電気的に分離され
なくてはならないことによる素子分Ｍ領域の増大の点が
解決でき、微細で動作が高速な半導体集積回路が提供さ
れる。さらに、ソース接地型となることから、低電源電
圧での動作マージンも向上する。また、バイポーラ・ト
ランジスタのベースと、ＭＯＳＦＥＴのドレインを同一
拡散領域内に形成することから、ｐｎｐ型、ｎｐｎ型の
両バイポーラ・トランジスタが、ともに微細化でき、コ
ンタクト数の低減も併せて達成できる。これらのことか
ら、より一層、微細で動作が高速な、かつ信頼性の高い
、しかも製造歩留りのよい半導体集積回路とその製造方
法が提供される。

【図面の簡単な説明】

第１図は、この発明の一実施例に係わるインバータゲー
ト回路の回路図、第２図は、この発明の一実施例に係わ
るインバータゲート回路の平面図、第３図（ａ）乃至第
３図（ｅ）は、この発明の一実施例に係わるインバータ
ゲート回路の製造工程順に示した断面図、第４図は、従
来のインバータゲート回路の回路図である。１．２・・・ゲート、３・・・ソース、４．５・・・ド
レイン、６・・・ソース、７，８・・・ベース、９・・
・コレクタ、１’０．１１−・・エミッタ、１２・・・
コレクタ、１７・・・ｐ型半導体基板、１８・・・ｎ十
型埋込拡散層、１９・・・ｐ生型埋込拡散層、２０・・
・ｐ型エピタキシャル層、２１・・・ｎ−型ウェル領域
、２２・・・ｐ″″型ウェつ頭域、２３・・・ｎ＋型コ
レクタ補償拡散層、２４・・・コンタクト孔、２５・・
・ｐ型ソース拡散領域、２６・・・ｐ型ドレイン拡散領
域、２７・・・ｎ型ベース拡散領域、２８・・・ｎ十型
エミッタ拡散領域、２９・・・コンタクト孔、３０　・
・・コンタクト孔、３１−・・ｎ型エミッタ電極、３２
・・・コンタクト孔、３３・・・ｐ十型コレクタ補償拡
散層、３４・・・コンタクト孔、３５・・・ｎ型ソース
拡散領域、３６・・・ｎ型ドレイン拡散領域、３７・・
・ｎ型ベース拡散領域、３８・・・ｐ上型ユミッタ拡散
領域、３９・・・コンタクト孔、４０・・・コンタクト
孔、４１・・・ｎ型エミッタ電極、４２・・・ベース、
ドレイン境界線、４３・・・ベース、ドレイン境界線、
４４・・・共通エミッタ電極、４５・・・共通ゲート電
極、４５゛・・・ｐチャネルＭＯＳＦＥＴ用ゲ〜ト電極
、４６′・・・ｎチャネルＭＯＳＦＥＴ用ゲート電極、
４６・・・コンタクト孔、４７・・・フィールド酸化膜
、４８．４８″・・・ゲート酸化膜、４９・・・絶縁膜
、５０・・・絶縁膜、５１゜５１　・・・電極、５２・
・・エミッタ取出し電極、Ｑｌ・・・ｎｐｎ型バイポー
ラ・トランジスタ、Ｑ２・・・ｐｎｐ型バイポーラ・ト
ランジスタ、Ｔ１・・・ｐチャネルＭＯＳＦＥＴ、Ｔ２
・・・ｎチャネルＭＯＳＦＥＴ、Ａ・・・入力端、Ｂ・
・・出力端、Ｃ・・・電源電圧供給端、１０１，１０２
・・・ベース、１０３・・・ドレイン、１０４・・・ソ
ース、１０５・・・エミッタ、１０６・・・コレクタ、
１０７・・・ゲート、Ｑ１０１・・・ｎｐｎ型バイポー
ラ・トランジスタ、Ｑ１０２・・・ｎｐｎ型バイポーラ
・トランジスタ、Ｔ１０１・・・ｐチャネルＭＯＳＦＥ
Ｔ、ＴｌＯ２・・・ｎチャネルＭＯＥＴ０

Claims

【特許請求の範囲】

（１）ソースが第１の電源供給端に接続され、ゲートが
入力端に接続されたｐチャネルＭＯＳＦＥＴと、ベースがこのｐチャネルＭＯＳＦＥＴのドレインに接続され、コレクタが前記第
１の電源供給端に接続され、エミッタが出力端に接続さ
れたｎｐｎ型バイポーラ・トランジスタと、エミッタが
前記出力端に接続され、コレクタが第２の電源供給端に
接続されたｐｎｐ型バイポーラ・トランジスタと、ドレ
インがこのｐｎｐ型バイポーラ・トランジスタのベース
に接続され、ソースが前記第２の電源供給端に接続され
、ゲートが前記入力端に接続されたｎチャネルＭＯＳＦ
ＥＴとを具備することを特徴とする半導体集積回路。
（２）第１導電型の半導体基板と、この第１導電型の半
導体基板表面に形成された第１導電型の第１の埋込拡散
層、および第２導電型の第２の埋込拡散層と、これらの
第１、第２の埋込拡散層が形成された第１導電型の半導
体基板上に形成されたエピタキシャル層と、このエピタ
キシャル層内に前記第１の埋込拡散層に接して形成され
た第１導電型の第１のウェル領域、およびこの第１のウ
ェル領域より不純物濃度の高い第１導電型の第１のコレ
クタ補償拡散層と、このエピタキシャル層内に前記第２
の埋込拡散層に接して形成された第２導電型の第２のウ
ェル領域、およびこの第２のウェル領域より不純物濃度
の高い第２導電型の第２のコレクタ補償拡散層と、前記
第１のウェル領域内に形成された第２導電型の第１のソ
ース拡散領域、および第２導電型の第１のドレイン、ベ
ース共通の拡散領域と、この第１のドレイン、ベース共
通の拡散領域内に形成された第１導電型の第１のエミッ
タ拡散領域と、前記第２のウェル領域内に形成された第
１導電型の第２のソース拡散領域、および第１導電型の
第２のドレイン、ベース共通の拡散領域と、この第２の
ドレイン、ベース共通の拡散領域内に形成された第２導
電型の第２のエミッタ拡散領域と、前記第１のソース拡
散領域と第１のドレイン、ベース共通の拡散領域との間
のチャネル領域上に第１のゲート絶縁膜を介して形成さ
れた第１のゲート電極と、前記第２のソース拡散領域と
第２のドレイン、ベース共通の拡散領域との間のチャネ
ル領域上に第２のゲート絶縁膜を介して形成された第２
のゲート電極と、前記第１のエミッタ拡散領域上に形成
された第１のエミッタ電極と、前記第２のエミッタ拡散
領域上に形成された第２のエミッタ電極と、前記第１の
ソース拡散領域上に形成された第１のソース電極と、前
記第２のソース拡散領域上に形成された第２のソース電
極と、前記第１のコレクタ補償拡散層上に形成された第
１のコレクタ電極と、前記第２のコレクタ補償拡散層上
に形成された第２のコレクタ電極とを具備することを特
徴とする半導体集積回路。
（３）前記第１と第２のゲート電極、第１と第２のエミ
ッタ電極、第１のコレクタ電極と第１のソース電極、お
よび第２のコレクタ電極と第２のソース電極とが一体と
なって形成されていることを特徴とする請求項（２）記
載の半導体集積回路。
（４）前記第２導電型の第２のウェル領域がエピタキシ
ャル層であることを特徴とする請求項（２）および請求
項（３）いずれかに記載の半導体集積回路。
（５）第１導電型の半導体基板表面に第１導電型の第１
の埋込拡散層、および第２導電型の第２の埋込拡散層と
を形成する工程と、これらの第１、第２の埋込層が形成
された第１導電型の半導体基板上にエピタキシャル層を
形成する工程と、このエピタキシャル層内に前記第１の
埋込拡散層に接して第１導電型の第１のウェル領域を形
成する工程、およびこのエピタキシャル層内に前記第２
の埋込拡散層に接して第２導電型の第２のウェル領域を
形成する工程と、素子分離領域としてフィールド絶縁膜
を形成する工程と、このエピタキシャル層内に前記第１
の埋込拡散層に接して第１のウェル領域より不純物濃度
の高い第１導電型の第１のコレクタ補償拡散層を形成す
る工程、およびこのエピタキシャル層内に前記第２の埋
込拡散層に接して第２のウェル領域より不純物濃度の高
い第２導電型の第２のコレクタ補償拡散層を形成する工
程と、全面に第１の絶縁膜を形成する工程と、全面に第
１の導電体層を形成する工程と、この第１の導電体層を
パターニングして所定のゲート電極を形成する工程と、
前記第１のウェル領域内に第２導電型の第１のソース拡
散領域、および第２導電型の第１のドレイン、ベース共
通の拡散領域を選択的に形成する工程、並びに前記第２
のウェル領域内に第１導電型の第２のソース拡散領域、
および第１導電型の第１のドレイン、ベース共通の拡散
領域を選択的に形成する工程と、全面に第２の絶縁膜を
形成する工程と、この絶縁膜を通して第１、第２のエミ
ッタ形成領域に対しコンタクト孔を開孔する工程と、全
面に第２の導電体層を形成する工程と、この第２の導電
体層からの不純物拡散により、前記第１のドレイン、ベ
ース共通の拡散領域内に第１導電型の第１のエミッタ拡
散領域を形成する工程、および前記第２のドレイン、ベ
ース共通の拡散領域内に第２導電型の第２のエミッタ拡
散領域を形成する工程と、前記第２の導電体層をパター
ニングして所定のエミッタ電極を形成する工程と、全面
に第３の絶縁膜を形成する工程と、この第３の絶縁膜を
通して前記エミッタ電極に対しコンタクト孔を開孔する
工程、並びに前記第３、第２の絶縁膜を通して前記ゲー
ト電極、第１、第２のソース拡散領域、および第１、第
２のコレクタ補償拡散層に対しコンタクト孔を開孔する
工程と、全面に第３の導電体層を形成する工程と、この
第３の導電体層をパターニングして所定のゲート電極、
ソース電極、コレクタ電極、およびエミッタ取出し電極
を形成する工程とを具備することを特徴とする半導体集
積回路の製造方法。
（６）前記第１、および第２の埋込拡散層のどちらか少
なくとも一方の形成において、エピタキシャル層を形成
工程後、不純物を所定の深さに打ち込むイオン注入工程
と、この所定の深さに打ち込まれた不純物を熱処理する
ことにより形成する工程とを具備することを特徴とする
請求項（５）記載の半導体集積回路の製造方法。