JPH02210590A - データを記憶し処理するための携帯可能なデータ担体 - Google Patents

データを記憶し処理するための携帯可能なデータ担体

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JPH02210590A
JPH02210590A JP1204529A JP20452989A JPH02210590A JP H02210590 A JPH02210590 A JP H02210590A JP 1204529 A JP1204529 A JP 1204529A JP 20452989 A JP20452989 A JP 20452989A JP H02210590 A JPH02210590 A JP H02210590A
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data
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data carrier
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ウゴン・ミチェル
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は、操作が容易でしかも持運びが容易である秘
密データまたは秘密を要しないデータのための新規なデ
ータ担体に関する。
磁気カードの形態にあるとか、あるいはまた集積回路を
内蔵したカードの形態であるとか、既に多数のデータ担
体の実例が知られている。
この種のデータ担体は精巧なものであるが、その主たる
欠陥は担体が意図されている用途によって決定される単
一の機能を遂行する決まった構成の特殊な電子回路を使
用しなければならないという点にある。
この発明の第１の目的は、電子的構成がプログラム可能
であり、しかも特殊な電子的構成を用いずに多数の機能
を遂行することができるデータを記憶し処理するための
携帯可能なデータ担体を提供することにある。
この発明の第２の目的は、−設面性質の情報および秘密
情報を記憶した電気的にプログラム可能な不揮発性メモ
リを有しており、該不揮発性メモリの成る部分が該メモ
リへのアクセス可能性を定義するものであるデータを記
憶し処理するための携帯可能なデータ担体を提供するこ
とにある。
この発明によると、第１の領域および少なくとも第２の
領域を有する電気的にプログラム可能な不揮発性メモリ
を含んでいる、データを記憶し処理するための携帯可能
なデータ担体であって、前記第１の領域は前記担体に対
する外部的な装置により、または、前記担体に対する内
部的な回路により、前記電気的にプログラム可能な不揮
発性メモリに対してアクセスすることが許容されるか禁
止されるかの定義を与えるものであり、前記内部的な回
路はマイクロプロセッサからなり、前記マイクロプロセ
ッサはアドレスおよびデータ母線を通じて前記電気的に
プログラム可能な不揮発性メモリと動作的に関連されて
おり、前記マイクロプロセッサは第２の不揮発性メモリ
有しており、前記第２のメモリに記憶されたマイクロプ
ログラムによって前記マイクロプロセッサの動作を制御
するようにされる、データを記憶し処理するための携帯
可能なデータ担体が提供される。
この発明によれば、電気的にプログラム可能な不揮発性
メモリの成る部分へのアクセス要請があるときに、第２
の不揮発性メモリに記憶されたマイクロプログラムはマ
イクロプロセッサの動作を制御して、ＬＯＣＫ領域、情
報ＬＰ、情報ＥＰのような複数の領域の内容をまずチエ
ツクし、メモリの該領域に含まれたビットの値の与える
定義に従って、該不揮発性メモリの異なった部分へ情報
を書込んだり読出したりすることを許容したり禁止した
りする。
したがって、この発明によると、携帯可能なデータ担体
の使用における融通性が改善され、多数の機能を遂行で
きる。
この発明によるデータを記憶し処理するための携帯可能
なデータ担体は、特に、変動する勘定データの記憶や処
理、秘密または制限された情報に対するアクセスの制御
、処理の内部的分類またはいろいろな処理が可能なよう
にした携帯用の秘密にされるファイルまたは秘密にされ
ないファイルの作成に用いることができる。
この発明の特徴や利点は、添付図面を参照しての以下の
詳細な説明から一層明瞭になろう。
第１図は、この発明による携帯可能なデータ担体で使用
する電子回路の第１の概略図を示す。マイクロプロセッ
サ１は、アース９と端子７との間において外部電源から
調整電圧を受ける。
ＰＲＯＭ型の電気的にプログラム可能な読出し専用メモ
リ２は、アース９と端子８との間において給電接続され
ている。
この構成によれば、端子７が一定の電位にあって、マイ
クロプロセッサ１に給電している間に書込み電圧を端子
８に印加することができる。メモリ２は、４０９６ビツ
トないし８１９２ビツトの容量とすることができ、そし
てこの容量は意図する用途によって十分である。しかし
ながら、この容量は、この発明を制限するものではない
。
端子５は、携帯可能なデータ担体の各種の内部要素を外
部要素と同期させる働きをする。これに印加される電圧
は、パルス電圧であって、その周波数は０．５ないし５
メガヘルツのオーダーとすることができる。
端子６は、入力データおよび出力データに対する唯一の
アクセス手段であり、マイクロプロセッサは、転送方向
に依存してデータを直列化したり並列化したりすること
により、対話を司る。
マイクロプロセッサ１は、アドレス母線３およびデータ
母線４を介してメモリ２を完全に制御する。
読出し要求が端子６からマイクロプロセッサに達すると
、チエツク後にアクセスが許される。読出し相において
は、アドレスは母線３から供給されて、データは母線４
に読出される。
書込み要求が端子６からデータ担体に達すると、チエツ
クの後にアクセスが許される。アドレスは母線３から与
えられ、データは母線４から書込まれる。書込み指令は
、端子８の書込み電圧と同時に、線路１０を介してメモ
リ２に伝送される。
第２図は、この発明の携帯可能なデータ担体で使用する
電子回路の第２の概略図を示す。
マイクロプロセッサ１は、電気的にプログラム可能な不
揮発性メモリ２を内蔵している。このメモリ２は、２個
の領域２０および２１に分けられている。
領域２０は、マイクロプロセッサのための動作プログラ
ム（ｏｐｅｒａｔｉｎｇ　ｐｒｏｇｒａＩＩｌｌｅ　）
を記憶している。領域２１は、データを記憶するために
用いられる。
この例においては、先の例と同様に電源電圧がマイクロ
プロセッサに供給され、クロック電圧５も供給される。
先に述べた母線３および４は、この例では内部母線にさ
れており、第２図には示されていない。
第３図は、この発明による携帯可能なデータ担体の具体
構造を示す横断面図である。ボ塩化ビニルからなるシー
トＣ２に形成された開口内には、これもポリ塩化ビニル
からなる別異の２枚のシート材０１　、Ｃ３が嵌着され
ており、これらのシート材Ｃ１およびＣ３は上記開口の
全領域を占め、そして該開口の周辺に形成された段部に
取り付けられている。
段部によって形成された突出部と２枚のシート材Ｃ１と
Ｃ３との間に画定された空間内には、エポキシ樹脂層Ｃ
４が配置されており、このエポキシ樹脂層Ｃ４には２個
の半導体モジュールのための２個の開口が形成されてい
る。これらの半導体モジュール中で、一方のモジュール
はマイクロプロセッサ・モジュールＣ７であり、他方の
モジュールは電気的にプログラム可能な不揮発性メモリ
Ｃ８である。
エポキシ樹脂には導電性のワイヤＣ９、Ｃ１０およびＣ
１１が施されており、これらは導体Ｌ１ないしＬ４によ
って上記２個の半導体モジュールに接続されている。導
体Ｌ１ないしＬ４の一端部はポリ塩化ビニルシート材Ｃ
１によって保持されており、また、導体Ｌ１ないしＬ４
が出ている面と反対側のモジュールの面はポリ塩化ビニ
ルシート材Ｃ３に圧接されている。データ担体と外部演
算装置との間の接続の一具体例は、他に提案されている
。
第４Ａ図は、この発明によるデータ担体のデータ内容の
組織図である。データ担体をあらゆる種類の使用に適合
させるようにするために、電気的にプログラム可能な不
揮発性メモリには２種類の組織が設けられている。
第１の１１織は、メモリの物理的組織を表わすものであ
って、これはマイクロプロセッサだけにしか知らされな
いものである。
第２の１１織は、メモリの論理的組織を表わすものであ
って、これはデータ担体が用いられるときの使用条件を
満たすものである。
マイクロプロセッサは、これら２種類の組織を相関させ
る役目を有している。
通常の動作においては、物理的メモリは３個の部分から
なっている。
部分０は、アドレスＡＤＯで始仕り、アドレスＡＤＴ−
１で終るものである。この部分０はメモリの秘密部分を
表わすものであって、外部からの読出しおよび書込みは
禁止され、内部的な読出しおよび書込みだけが許される
ものである。
部分１は、アドレスＡＤＴで始まり、アドレスＡＤＬ−
１で終るものである。この部分１はマイクロプロセッサ
のための作業メモリとしての働きをするものであって、
あらゆる内部的なまたは外部からの読出しおよび書込み
動作が許されるものである。
部分２は、アドレスＡＤＬで始まり、アドレスＡＤＦで
終わるものである。メモリのこの部分２においては、外
部からのおよび内部的な占込みは禁止されるが、内部的
なまたは外部からの読出しは許されるものである。
論理的メモリは、開設メモリと利用メモリに分けられる
。
データ担体は、それが発行された時点において、該担体
の識別を可能にする情報を記憶していなければならない
。この情報は、開設メモリに記憶されている。この開設
メモリはアドレスＡＤＦで始まるものであり、データ担
体の製造者およびその連番号の識別を可能にする複数の
領域と、開設メモリの内容を有効化したり、該開設メモ
リの害込みを許容したりする領域ＬＯＣＫＦとに分けら
れている。領域ＬＯＣＫＦは、例えば２ビツト・サイズ
のものにすることができ、次のコードを用いることかで
きる。ＬＯＣＫＦ＝１１であるときには開設領域におけ
る読取りおよび書込みが可能であり、これに対して、Ｌ
ＯＣＫ≠１１であるときには開設領域の内容が有効化さ
れて書込み動作が禁止されている。
利用メモリはデータ担体の使用者によって用いられるも
のである。ただし、どのような使用がなされるにしても
、このメモリ自体は、２個の部分に分けられており、そ
の中の一方の部分は定義メモリと称され、他方の部分は
適用メモリと称される。これらの領域の大きさは、意図
される使用によって左右されるものであることは、言う
までもない。定義メモリはアドレスＡＤＯで始まるもの
であり、次の領域を含んでいる。
すなわち、定義メモリの外部からのアクセスを禁止して
その内容を有効化する多ビツト領域１０ＣＫ；データ担
体の性質によって定まる長さを有しデータ担体の動作を
許容するのに必要なパラメータを記憶している領域ＰＡ
ＲＡＭ；および、勘定記録手段、食事チケット、電子的
封止手段、ホテルやファイルシステムへの容認キーなど
として用いることができるデータ担体の機能を定義する
領域ＴＹＰＥを含んでいる。
適用メモリは、残余の領域から構成されている。
この適用メモリは共用メモリとして使用することができ
るけれども、物理的メモリの種々な部分に対するアクセ
スを規制する条件は守らねばならない。従ってこの発明
のデータ担体が適用される用途が何であれ、秘密データ
は常に部分０に位置しており、読出されるデータだけが
部分２に位置している。そして、データ担体の通常の動
作において記憶されるべきデータは部分１に位置するこ
とになる。適用メモリに記憶される論理データに用いら
れるフォーマットは、任意のもので良いことは言うまで
もない。
次に、論理メモリの内訳の一例について、第４Ｂ図を参
照しながら基本的な使用に関連して説明する。
まず、データ担体へのアクセスのためには、少なくとも
２個のキーが必要があるものとする。対象が銀行業務で
あるとしたときには、キーＮｏ、１で銀行が識別され、
そして、キーＮ００２で顧客が識別される。このとき、
定義メモリには、データ担体の貸借用途を指定するコー
ドを記憶するための領域が含まれることになる。領域Ｐ
ＡＲＡＭについての説明に入る。２ビツトのＬＯＣＫ領
域については、１０　Ｇ　Ｋ　＝　１１であるときには
キーＮｏ。
１が存在するときにのみ、メモリのあらゆる部分への書
き込みアクセスが許される。ＬＯＣＫ≠１１であるとき
には、物理的メモリの部分０および部分２の内容が有効
化される。キーＮＯ１２が存在しないときには、部分０
へのアクセスおよび部分２への書込みが禁止される。カ
ードによるクレジットを与えるためにはキーＮＯ，１が
必要とされる。
ＬＯＣＫ≠１１であるときには、定義メモリの内容が有
効化される。
領域ＬＰは２ビツトからなるものである。
ＬＰ＝１１であるとぎには、読出しが保護されることは
なく、部分１および２からの読出しがキーなしで許され
る。
ＬＰ≠１１であるときには、読出しは保護されることに
なり、部分１および２からの読出しのためにはキーが必
要とされる。多くの銀行業務においては、これが普通で
ある。
領域ＥＰは２ビツトからなるものである。
ＥＰ＝１１であるときには、書込みは保護されない。こ
のときには、メモリは保護されていない記憶手段として
用いられることになる。このことは例えば、データ担体
がインプリント（ｉｎ＋ｐｒｉｎｔ）５れる以前にはメ
モリがブランクにされている状態に対応する。
ＥＰ≠１１であるときには、物理的メモリの部分１に書
込みを行うためにはキーが必要とされる。
適用メモリは、識別メモリおよび貸借メモリからなるも
のである。識別メモリ内のデータは、部分０および２に
分けられている。部分Ｏにおいては、識別メモリは、本
質的に誤りメモリおよびアクセスメモリからなっている
。誤りメモリは、テ゛−タ担体が間違ったキーで用いら
れる度毎に誤りビットを記憶する。誤りビットは、ある
所定のアドレスＡＤＥから出発して逐次大きくなるアド
レスに記憶される。溢れ領域ＤＥＢＥが書込まれると、
データ担体は無効にされる。
アクセスメモリは、データ担体の読取りが保護されてい
る場合（ＬＰ≠１１）のみ存在する。そしてこれが銀行
業務に用いる場合の大多数の例である。正しいキーによ
る各読取り動作において、マイクロプロセッサはアクセ
スビットを逐次書込む。
アクセスビットは、ある所定のアドレＡＤＡから書込ま
れていく。領域ＤＥＢＡＣに達するとデータ担体は無効
にされ、読取りは行われない。
識別メモリは、更に次のような領域を含んでいる。すな
わち、カードが満杯であって、書込みが不可能であるこ
とを表示する「満杯」領域ＦＵＬＬ；銀行のキーおよび
顧客のキーに一対するコードを記憶する「キー」領域Ｋ
ＥＹ　（例えば、銀行にはキーＮ０１１が割り当てられ
、顧客にはキーＮｏ。
２が割り当てられる。）：キーＮｏ、１の有効性を判定
する領域ＶＡＬＣ１（ＶＡＬＣ１≠１１であれば、キー
は有効）：およびキーＮ　ｏ、　２の有効性の判定を行
なう領域ＶＡＬＣ２（ＶＡＬＣ２≠１１ならばキーは有
効）を含んでいる。
ＬＯＣＫ≠１１であるときには、データ担体の購買能力
を、特にいかなる形式のクレジットでも、増大させるよ
うな情報の書込みだけが、キーＮ０１で許される。これ
に対して、キーＮＯ１２は、借方操作の有効化（保護さ
れた読出しまたは書込み）のために、データ担体の所有
者によって使用される。
物理的メモリの部分２の識別メモリは、アドレスが減少
する方向において定義メモリ、ＴＹＰＥ領域のすぐ前か
らで始まる。この可変長の領域は、データの永久的な記
憶を可能にする。この領域には、次の領域が含まれてい
る。すなわち、作業領域の開始アドレスを有するポイン
タＡＤＴと読出し領域のアドレスを有するポインタＡＤ
Ｌを記憶するアドレス領域；銀行の識別表示およびデー
タ担体の発行日を表わす領域ＲＩＢ：データ担体の所有
者の名称を表わす領域ＮＡＭＥ　：　ｎビットの「合計
」領域ＴＯＴＡＬ；および、上記合計領域と関連してデ
ータ担体の初期合計を既知にする単位領域Ｕ１を含んで
いる。
例えば、単位領域が５００フランを表示しているいるも
のとすると、データ担体が記憶することができる初期合
計は（２−１）Ｘ５００フランである。
貸借メモリは、アドレスＡＤＴとＡＤＬとの間で物理的
メモリの部分１の作業領域内に位置している。借方は、
アドレスが大きくなる方向において、アドレスＡＤＴか
ら出発して記録される。
貸方は、アドレスＡＤＬから出発して、アドレスが減少
する方向に記録される。このようにして借方および貸方
は互いに向い合って進み、次第にメモリを満たしていく
。
第５図は、第１図および第２図に示した概略図の詳細回
路図である。この第５図において、入力データまたは出
力データは、データ担体の端子６に２進形態で現われる
。入力データは、ゲート２５を通ってシフト・レジスタ
２４に記憶される。ゲート２５は、該ゲート２５を論理
制御装置１６に接続する線路３６からの信号によって制
御される。出力データは、これも論理制御装置１６への
接続線路３６の信号によって制御されるゲート２６を通
ってデータ担体から出力される。シフト・レジスタ２４
に記憶されたデータは、次いで、算術論理演算装置２３
で行なわれる演算のための第１の演算数として用いられ
る。なお、算術論理演算装置２３は、論理制御装置１６
により発生される制御信号で線路３７を介して制御され
るものである。第２の演算数は、アドレス・セレクタ２
２によってアドレス指定されるレジスタ・バンク１９の
レジスタ段Ａ、Ｂ、Ｃ，Ｄの中の１つに記憶されている
。このアドレス・セレクタ２２は、線路２９を介して論
理制御装置１６により制御されるものである。算術論理
演算装置２３によって行なわれた演算の結果は、レジス
タバンク１９のレジスタ段Ａに、または、ゲート２６を
介してデータ担体の端子６に伝送される。また、レジス
タ段Ａ、Ｂ、Ｃ，Ｄは、接続線路４６による論理制御装
置１６の制御の下に、線路４１を介してデータおよびア
ドレス母線３４から置数することもできる。そして、母
線３４は、二方向接続線路３３によってシフト・レジス
タ２４にも接続されており、このことから、シフト・レ
ジスタ２４は並列人力／出力部で書込みおよび読出しを
することができる。マイクロ命令（ｍ１ｃｒｏｉｎｓｔ
ｒｕｃｔｉｏｎ）は、不揮発性の読出し専用メモリ（Ｒ
ＯＭ）型式の制御メモリ２０に格納されている。アドレ
ス・セレクタ１３はこれらのマイクロ命令のアドレス指
定を行なって、レジスタ１４に読出しを行ない、そして
接続線路４８を介して論理制御装置１０に再伝送を行な
う。
メモリ２１は、電気的にプログラム可能な不揮発性メモ
リである。このメモリ２１は、線路３を介して母線３４
から置数されるアドレス・レジスタ１１によってアドレ
ス指定される。アドレス・レジスタ１１は、メモリ２１
内のデータ語を指定するものである。
アドレス・レジスタ１１は、論理制御装置１６とアドレ
ス・レジスタ１１との間の接続線路３８を伝送される制
御信号によって制御される。このアドレス・レジスタ１
１に記憶されているアドレスは、論理制御装置１６の制
御下でデータ担体の端子５に伝送されるクロック信号に
よって、自動的に増減することがで・きる。メモリ２１
から読出されたデータは、線路４２を使用する論理制御
装置１６の制御の下に、レジスタ１２を通して母線３４
に伝送される。なお、第５図に示されている要素の個々
のものについては当業者にとって周知のものであるから
、これについての詳細な説明は省略する。
意図される用途に対して、第５図に示されている装置の
機能は次のように要約することができる。
所与のアドレスから出発して許された領域におけるメモ
リ２１の順次の読出しおよび書込みをする；可能化キー
を受入れて、適用メモリの秘密領域に書込まれているデ
ータ担体の外部からアクセスすることができない語と比
較することによって、可能化キーをチエツクする； 読出しおよび書込みの許可または禁止をする：メモリへ
の書込みの系統的な自己チエツクをする： アクセスの誤りおよび（または）アクセスの成功を内部
的に記憶するように指令する：誤りの数が部分０に設定
された数になったとぎに、それ以前に可能であった機能
を不能にすること。
第６図および第７図は、メモリ読出しモードにおける動
作を図解するものである。第６図において、零リセツト
信号ＲＡＺで論理制御装置１６が初期条件設定され、該
論理制御装置はＩ１０線路を経てメツセージをレジスタ
Ｔへ転送することを可能にするものである。
読出し指令は、演算］−ドＣ０ＤＯＰおよびアドレスビ
ットＡＤに先行する信号５ＹＮＣの形態にある。用いら
れるコードは、各用途に応じて決定しなければならない
ことは言うまでもない。
Ｃ０ＤＯＰ指令およびアドレスは処理装置によって受は
入れられ、該処理装置は、語Ｃ０ＤＯＰおよびビットＬ
Ｐを試験することによって、読出し動作が含まれている
か否か、そして読出し動作が保護されているか、あるい
は単に許可されているかどうかを判定する。第６図にお
いて、メツセージＣ０ＤＯＰ＋ＡＤはステップ５０１に
受は入れられ、試験はステップ５０２および５０４て行
なわれる。その動作が保護されていない読出し動作であ
るときには、第５図のレジスタ１１には、ステップ５１
０において、Ｉ１０線路からＣ０ＤＯＰの伝送に続くア
ドレス語が入力され、次いで、ステップ５１１において
、読出しアドレスが実際に許可されたメモリ領域内にあ
るか否かについて検査が行なわれる。特に、制御メモリ
２０に記録されているマイクロプログラムにより、受信
したアドレス語がアドレスＡＤＴよりも高位であるか否
かがチエツクされる。その理由は、外部的な読み出しは
、物哩的メモリの部分１および２においてだけ許される
ものであるからである。
アドレスがアドレスＡＤＴよりも高位であるときには、
データがメモリ２１から読出されてレジスタ１２に入力
され、母線３４を介して出力線路１１０に伝送される。
そして、アドレス・レジスタの内容は、ステップ５１０
において、マイクロプログラムによりコードＣ０ＤＯＰ
の内容に依存して１単位だけ増減される。アドレスＡＤ
がアドレスＡＤＴ（部分０内のアドレス）よりも下位で
あるときには、アドレス・レジスタ１１は、その内容が
値へ〇Ｔに達するまで１単位ずつ増分される。このよう
にして、部分０を除くメモリ全体は、増大または減少す
るアドレス方向において、データ担体に接続された装置
によって読出される。
読出しが保護されているときには、ｒｃＯＤ。
Ｐ」およびＬＰビットについて行なわれる試験は一致し
なければならない。このときには、ステップ５０５でキ
ーを受入れることが必要である。２個のキーが必要とさ
れるときには、読取り動作が行なわれるときに用いなけ
ればならないキーの型がＣ０ＤＯＰコードの内容によっ
て特定される。Ｉ１０線路から受は入れられたキーは、
そこで識別メモリに記憶されている２個のキーの中の１
個と比較される。ここで一致が生じたときには、伝送さ
れたキーは正しいものとされ、このために、１個のビッ
トがアクセスメモリに記録される（ステップ５０７）。
このビットの書込みに対するチエツクが、後続のステッ
プ５０８で行なわれる。そして、このビットが書込まれ
なかったときには、ステップ５０７に戻ることが必要で
ある。その書込みが実際上行なわれたとぎには、直ちに
、データ担体が依然有効であるか否かを検査するために
、ＤＥＢＡＣ１誤りおよび全領域に対する試験がステッ
プ５０９で行なわれる。データ担体が有効でないときに
は、例えばコードｒｏｏＯＪが線路Ｉ１０に沿って伝送
される。担体がマイクロプログラムによって容認された
ときには、アドレスＡＤがアドレス・レジスタ１１に送
られて、ステップ５１０ないし５１３が実行される。
１１０１！路から受は入れられたキーがステップ５０６
で正しくないと判定されたとぎには、誤りビットが誤り
メモリに記憶される（ステップ５１４）。
また、図示されてはいないけれども、前記ステップ５１
４と後続のステップ５１５との間に、誤りビットが書込
まれたか否かをチエツクするためのステップを設けるこ
ともできる。なお、このようなチエツクのためにのステ
ップは、ステップ５１４または５１５に内在しているも
のと考えることもできる。
誤りビットが書込まれると、記録されている誤りの数が
誤りの許容数Ｎよりも大ぎいか否かに関してステップ５
１５で試験が行なわれる。この誤りの数がＮよりも小さ
いときには、メツセージｒＦＦＦ」が線路Ｉ１０に沿っ
て伝送され、他方大きい場合には、メツセージｒｏｏＯ
Ｊが線路Ｉ１０を介して伝送されてデータ担体は無効に
される。
上に述べたデータ担体の読出し過程の説明から明らかな
ように、用いられるアクセスキーが正しいか正しくない
かに関係なく、使用者はデータ担体の動作における変更
を知ることはできない。これに加えて、２つの可能性（
キーが正しいかまたはキーが正しくない）のうちのいず
れにおいても、誤りビットまたはアクセスビットをメモ
リに書込めば、その結果として、データ担体は常に同じ
大ぎさの電流を消費することになり、このことから、カ
ードに流れる電流の強さをモニタしようと試みる不法者
は、用いているキーが正しいか正しくないかに関係なく
、常に一定の電流消費しか知ることができない。
第８図および第９図は、メモリの書込みモードにおける
データ担体の動作を図解するものである。
第８図のフローチャートにおいて、零リセツト信号ＲＡ
Ｚで論理制御装置１６が初期条件設定され、Ｉ１０線路
に存在するデータがレジスタ２４に転送される。書込み
指令は、書込みが保護されているときには、データ・ア
ドレス・ビットＡＤおよびキーによって後続される演算
コードｒｃＯＤＯＰＪに先行する信号５ＩＮＣの形態に
ある。次いで、信号■、が伝送されて、データ担体のメ
モリ２１にデータを書込むことが可能にされる。線路Ｉ
１０を介して伝送されたデータが実際にデータ担体に記
録されたことを使用者が確認できるようにするために、
メモリに書込まれたデータは再び読出されて、線路Ｉ１
０を介して使用者に再伝送される。
コードｒｃＯＤＯＰＪは各用例に対して特定化されてい
ることは言うまでもない。第９図のフロチャートにおい
て、キーによって後続されることもあり、後続されない
こともあるアドレスＡＤおよび指令Ｃ０ＤＯＰが、ステ
ップ７０２および７０３で行なわれる試験により、デー
タ担体によって認識される。ステップ７０４では、デー
タ担体の有効性に関する試験が、領域ＤＥＢＥ、ＤＥＢ
ＡＣおよび「全」領域に対して行なわれる。データ担体
が有効であるものと判定されると、ステップ７０５でデ
ータが取込まれる。
書込みが保護されているときには、キーを用いることが
必要であり、ステップ７０７でキーに対する試験が行わ
れる。キーが誤っているときには、誤りビットが誤りメ
モリに書込まれ（ステップ７０８）、それに続いて、誤
り領域が溢れ状態にあるか否かについて、ステップ７０
９で試験が行なわれる。溢れ状態にあるときはに、デー
タ担体は線路Ｉ１０にコードｒｏｏＯＪを送ってカード
が有効でないことを表示する（ステップ７１０）。溢れ
状態にないときには、データ担体は線路Ｉ１０にコード
ＦＦＦを送り（ステップ７１１）、データが書込まれな
かったことを表示する。
キーが正しい場合には、有効化ビットがステンプ７１２
で記憶され、受信されたアドレスがステップ７１３でア
ドレス・レジスタ１１に入力される。そこで受信された
アドレスが物理的メモリの許容された限界内に在るか否
か、言換えるならば、アドレスＡＤＬとＡＤＴとの間に
在るか否かを確めるための検査がステップ７１４で行な
われる。上記限界内に無いときには、コードＦＦＦが線
路Ｉ１０に送られてデータがメモリに記録されなかった
ことを表示する。アドレスが許容されるものであるとき
には、線路Ｉ１０に沿って受は入れられたデータはレジ
スタ１２に伝送されて、メモリの部分１に書込まれる＼
７１ｊ−・５プ７１５）。ステ・ツブ７１６，７１７お
よび７１８では、データがメモリに実際に書込まれたか
否かについての試験が行なわれる。データがステップ７
１９で書込まれた後に、有効化ビットがメモリに書込ま
れ、しかる後に、書込まれたデータが再び線路Ｉ１０に
沿って送られる。
以上、この発明の主たる特徴について図面に示す具体例
を参照し説明したが、当業者には明らかなように、この
発明の範囲を逸脱することなしに数多くの変形や変更が
可能であることは言うまでもないであろう。
【図面の簡単な説明】
第１図および第２図はそれぞれこの発明による携帯可能
なデータ担体で使用する電子回路の概略図、第３図はこ
の発明による携帯可能なデータ担体の一例の具体的な構
造を示す横断面図、第４Ａ図および第４Ｂ図はこの発明
による携帯可能なデータ担体のデータ内容の１つの組織
図、第５図は第１図および第２図に示した概略図の詳細
回路図、第６図および第７図はメモリ読出し相における
データ担体の動作の例示図、第８図および第９図はメモ
リ書込み相にお（ブるデータ担体の動作の例示図である
。 ト・・・・・マイクロプロセッサ、　　２．２１・・・
・・・電気的にプログラム可能な不揮発性メモリ、　　
３・・・・・・アドレス母線、　　４・・・・・・デー
タ母線、　　５．６．７．８．９・・・・・・端子、　
２０・・・・・・制御メモリ（第２の不揮発性メモリ）
、　２３・・・・・・算術論理演算装置、２４・・・・
・・シフト・レジスタ、　２５．２６・・・・・・ゲー
ト、３４・・・・・・データおよびアドレス母線。

Claims (6)

    【特許請求の範囲】
  1. （１）第１の領域および少なくとも第２の領域を有する
    電気的にプログラム可能な不揮発性メモリ（２１）を含
    んでいる、データを記憶し処理するための携帯可能なデ
    ータ担体であって、前記第１の領域は前記担体に対する
    外部的な装置により、または、前記担体に対する内部的
    な回路により、前記電気的にプログラム可能な不揮発性
    メモリに対してアクセスすることが許容されるか禁止さ
    れるかの定義を与えるものであり、前記内部的な回路は
    マイクロプロセッサからなり、前記マイクロプロセッサ
    はアドレスおよびデータ母線（３４）を通じて前記電気
    的にプログラム可能な不揮発性メモリと動作的に関連さ
    れており、前記マイクロプロセッサは第２の不揮発性メ
    モリ（２０）有しており、前記第２のメモリに記憶され
    たマイクロプログラムによって前記マイクロプロセッサ
    の動作を制御するようにされる、データを記憶し処理す
    るための携帯可能なデータ担体。
  2. （２）前記電気的にプログラム可能な不揮発性メモリ（
    ２１）の前記第１の領域にはＬＯＣＫ領域が含まれてお
    り、該ＬＯＣＫ領域の内容は、キーが存在しないとき、
    前記担体に対する外部的な装置による書込み動作である
    アクセスを前記電気的にプログラム可能な不揮発性メモ
    リのいずれの部分に対しても禁止できるものである特許
    請求の範囲第１項に記載のデータを記憶し処理するため
    の携帯可能なデータ担体。
  3. （３）前記第１の領域には情報ＬＰが含まれており、該
    情報ＬＰの内容は、キーが存在しないとき前記担体に対
    する外部的な装置による読出し動作であるアクセスを禁
    止することのできるものである特許請求の範囲第２項に
    記載のデータを記憶し処理するための携帯可能なデータ
    担体。
  4. （４）第１の領域には情報ＥＰが含まれており、該情報
    ＥＰの内容は、キーが存在しないとき、前記担体に対す
    る内部的な装置による書込み動作であるアクセスを禁止
    することのできるものである特許請求の範囲第３項に記
    載のデータを記憶し処理するための携帯可能なデータ担
    体。
  5. （５）前記第１の領域には前記担体の機能を規定する情
    報ＴＹＰＥが含まれている特許請求の範囲第１項に記載
    のデータを記憶し処理するための携帯可能なデータ担体
    。
  6. （６）前記第１の領域には可変長の識別領域が含まれて
    おり、該識別領域には作業領域の開始アドレスを有する
    ポインタＡＤＴおよび読出し領域のアドレスを有するポ
    インタＡＤＬを含んでいるアドレス領域が含まれている
    特許請求の範囲第５項に記載のデータを記憶し処理する
    ための携帯可能なデータ担体。
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