JPS6256556B2 - - Google Patents

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JPS6256556B2
JPS6256556B2 JP53102790A JP10279078A JPS6256556B2 JP S6256556 B2 JPS6256556 B2 JP S6256556B2 JP 53102790 A JP53102790 A JP 53102790A JP 10279078 A JP10279078 A JP 10279078A JP S6256556 B2 JPS6256556 B2 JP S6256556B2
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JP
Japan
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memory
data
data carrier
carrier
key
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JP53102790A
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English (en)
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JPS5446447A (en
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Micheru Ugon
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SEE II II HANEUERU BURU
Original Assignee
SEE II II HANEUERU BURU
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Publication date
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Application filed by SEE II II HANEUERU BURU filed Critical SEE II II HANEUERU BURU
Publication of JPS5446447A publication Critical patent/JPS5446447A/ja
Publication of JPS6256556B2 publication Critical patent/JPS6256556B2/ja
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Description

【発明の詳細な説明】 この発明は、操作が容易でしかも持運びが容易
である秘密データまたは秘密を要しないデータの
ための新規なデータ担体に関する。
磁気カードの形態にあるとか、あるいはまた集
積回路を内蔵したカードの形態であるとか、既に
多数の秘密データ担体の実際例が知られている。
この種のデータ担体は精巧なものであるが、そ
の主たる欠陥は担体が意図されている用途によつ
て決定される単一の機能を遂行する決まつた構成
の特殊な電子回路を使用しなければならないとい
う点にある。データへのアクセスは一般に担体の
所有者だけにしか知られていないデータ担体に記
憶されているキーによつて得られる。このように
してデータ担体自体に安全手段が設けられて、そ
れによつて不正なキーを使用してのデータ担体へ
のアクセスは阻止される。しかしながらこのよう
な安全手段を従来より知られている秘密データ用
担体内に組込むことはデータ担体とそれに接続さ
れる処理装置との間で用いられるキーが正しいか
不正なものであるか否かに応じて異なつた対話が
なされることを意味する。したがつて詐欺を働こ
うとする者が賢ければ、データ担体の内容を処理
装置に接続しているデータ線路から傍受して該デ
ータ担体へのアクセスを許容するキーを発見する
ことは完全に可能である。
この発明の第１の目的は、電子的構成がプログ
ラム可能であり、しかも特殊な電子的構成を用い
ずに多数の機能を遂行することができるデータ担
体を提供することにある。
この発明の第２の目的は、一般的性質の情報お
よび秘密情報を記憶しており、しかもデータ担体
内に記憶されているデータの内部処理およびデー
タ担体に接続された処理装置とのデータ交換の外
部処理のための処理部材を備えておつて、処理装
置との外部的なデータ交換はキーが正しいもので
あれ不正のものであれ、異常事態または不正な使
用の場合に不変な状態に留まるようにしたデータ
担体を提供することにある。
より正確に述べると、本発明によるデータ担体
は、電気的にプログラム可能な読出し専用メモリ
を備えたマイクロプロセツサを有する電子装置と
組合わされた小さな寸法の携帯用物品によつて形
成されるものであつて、上記メモリは次のような
３個の領域を有している。即ち、データ担体の回
路による内部的な読出しおよび書込みだけが許さ
れる秘密領域；あらゆる読出しおよび書込み動作
が許される作業領域；および、データ担体の内部
または外部に設けられた電子装置により指令され
た読出し動作だけが許される読出し領域である。
そして、このメモリは、上記秘密領域内にキーの
使用を要求する秘密データへのアクセスを表示す
るアクセス領域と誤り領域とを有しており、マイ
クロプログラムはデータ担体にアクセスが要求さ
れる都度上記領域の各々にそれぞれ１ビツトを記
憶できるようにされていることを特長とするもの
である。
この発明の装置によれば、装置自体によつて確
認される秘密コードが該装置に与えられたとき
に、メモリの予め定められた領域における読出し
および書込み機能の実行が可能となる。
実行されるべき動作は、各用途に対して特定さ
れているマイクロプロセツサのメモリに記憶され
たマイクロプログラムによつて内部的にかつ連続
的にモニタされかつ処理される。この内部処理に
よれば不正使用を試みようとする者がデータ担体
を使用するのに必要な情報の性質を窃取する機会
は完全に無くなる。
この発明による携帯可能なデータ担体は特に次
のような用途に用いることができる。即ち変動す
る勘定データの記憶や処理、秘密または制限され
た情報に対するアクセスの制御、処理の内部的分
類またはいろいろな処理が可能なようにした携帯
用の秘密にされるフアイルまたは秘密にされない
フアイルの作成等である。
この発明の特徴や利点は、添付図面を参照して
の以下の詳細な説明から一層明瞭になろう。
第１図は、この発明による電子回路の第１の具
体例を示す。マイクロプロセツサ１は、アースと
端子７との間に接続されていて外部電源から調整
された電圧を受ける。
PROM型のプログラム可能な読出し専用メモリ
２は、アースと端子８との間に接続されている。
この構成によれば、端子７が一定の電位にある
間に書込み電圧を端子８に印加して、マイクロプ
ロセツサに給電することができる。メモリは、
4096ビツトと8192ビツトとの間の容量とすること
ができ、そしてこの容量は意図する用途にとつて
十分である。しかしながら、この容量は、この発
明を制限するものではない。
端子５は、装置内の各種の内部要素を外部要素
と同期させる働きをする。これに印加される電圧
は、パルス電圧であつてその周波数は0.5ないし
５メガヘルツのオーダとすることができる。
端子６は、入力データおよび出力データに対す
る唯一のアクセス手段であり、マイクロプロセツ
サは、転送方向に依存してデータを直列化したり
並列化したりすることにより対話を司る。
マイクロプロセツサ１は、アドレス母線３およ
びデータ母線４を介してメモリ２を完全に制御す
る。
読出し要求が端子６からマイクロプロセツサに
達すると上述のチエツク後にアクセスが許され
る。読出し相においては、アドレスは母線３から
供給されて、データは母線４に読出される。
書込み要求が端子６から装置に達すると、チエ
ツクの後にアクセスが許される。アドレスは母線
３から与えられ、データは母線４から書込まれ
る。書込み指令は、端子８の書込み電圧と同時
に、線路１０を介してメモリ２に伝送される。
第２図は、電子回路の第２の具体例を示す。
マイクロプロセツサ１は、不揮発性の読出し専
用メモリ２を内蔵している。このメモリ２は２個
の領域２０および２１に分けられている。
領域２０は、マイクロプロセツサのための動作
プログラムを記憶している。領域２１は、データ
の記憶のために用いられる。
この具体例においては、電源電圧はクロツク電
圧５と同様にマイクロプロセツサに供給される。
先に述べた母線３および４は、この例では内部
母線にされており、第２図には示されていない。
第３図は、この発明によるデータ担体の一具体
例を示す横断面図である。ポリ塩化ビニルからな
るシートＣ２に形成された開口内には、これもポ
リ塩化ビニルからなる別異の２枚のシート材Ｃ
１，Ｃ３が嵌着されており、これらのシート材Ｃ
１およびＣ３は上記開口の全領域を占め、そして
該開口の周辺に形成された段部に取り付けられて
いる。
段部によつて形成された突出部と２枚のシート
材Ｃ１とＣ３との間に画定された空間内にはエポ
キシ樹脂層Ｃ４が配置されており、このエポキシ
樹脂層Ｃ４には２個の半導体モジユールのための
２個の開口が形成されている。これらの半導体モ
ジユールの中で、一方のモジユールはマイクロプ
ロセツサ・モジユールＣ７であり、他方のモジユ
ールはプログラム可能な読出し専用メモリＣ８で
ある。
エポキシ樹脂には導電性のワイヤＣ９，Ｃ１０
およびＣ１１が施されており、導体Ｌ１ないしＬ
４によつて上記２個の半導体モジユールに接続さ
れている。導体Ｌ１ないしＬ４の一端部はポリ塩
化ビニルシート材Ｃ１によつて保持されており、
また、導体Ｌ１ないしＬ４が出ている面と反対側
のモジユールの面はポリ塩化ビニルシート材Ｃ３
に圧接されている。データ担体と外部演算装置と
の間の接続の一具体例は、他の提案されている。
第４Ａ図は、この発明によるデータ担体のデー
タ内容の組織図である。データ担体をあらゆる種
類の使用に適合させるようにするために、マイク
ロプロセツサのメモリには２種類の組織が設けら
れている。
第１の組織は、メモリの物理的組織を表わすも
のであつて、これはマイクロプロセツサだけにし
か知らされないものである。
第２の組織は、メモリの論理的組織を表わすも
のであつて、これはデータ担体が用いられる時の
使用条件を満たすものである。
マイクロプロセツサは、これら２種類の組織を
相関させる役目を有している。
通常の動作においては、物理的メモリは３個の
部分からなつている。なお、これらの部分は、単
一のメモリを適当に区分することによつて得るこ
ともできるが、これに限らず、例えば、対応する
部分毎に別個のメモリを用意することによつて得
ることもできることは明白である。
部分０は、アドレスADOで始まり、アドレス
ADT―１で終るものである。この部分０はメモ
リの秘密部分を表わすものであつて、外部からの
読出しおよび書込みは禁止され、内部的な読出し
および書込みだけが許されるものである。なお、
この部分０においては、後述されるように、デー
タ担体の製造過程においてキー情報が書き込まれ
るゾーン、その使用中に外部から書き込まれたキ
ー情報が正しいものであつたときにアクセス情報
を書き込むためのゾーン、前記外部から書き込ま
れたキー情報が正しいものではなかつたときに誤
り情報を書き込むためのゾーン等が含まれてお
り、単一のメモリにおける部分０を適当に区分す
ることによつてこれらのゾーンを得ることもでき
るが、これに限らず、例えば、対応するゾーン毎
に別個のメモリを用意することによつて得ること
もできることは明白である。
部分１は、アドレスADTで始まり、アドレス
ADL―１で終るものである。この部分１はマイ
クロプロセツサのための作業メモリとしての働き
をするものであつて、あらゆる内部的なまたは外
部からの読出しおよび書込み動作が許されるもの
である。
部分２は、アドレスADLで始まり、アドレス
ADFで終るものである。メモリのこの部分２に
おいては、外部からのおよび内部的な書込みは禁
止されるが、内部的なまたは外部からの読出しは
許されるものである。
論理的メモリは、開設メモリと利用メモリに分
けられる。
データ担体は、それが発行された時点におい
て、該担体の識別を可能にする情報を記憶してい
なければならない。この情報は、開設メモリに記
憶されている。この開設メモリはアドレスADF
で始まるものであり、データ担体の製造者および
その連番号の識別を可能にする複数の領域と、開
設メモリの内容を有効化し該開設メモリの書込み
を許容する領域LOCKFとに分けられている。領
域LOCKFは、例えば２ビツト・サイズのものに
することができ、次のコードを用いることができ
る。LOCKF＝11であるときには開設領域におけ
る読取りおよび書込みが可能であり、これに対し
て、LOCKF≠11であるときには開設領域の内容
が有効化されて書込み動作が禁止される。
利用メモリはデータ担体の使用者によつて用い
られるものである。たゞし、どのような使用がな
されるにしても、このメモリ自体は、２個の部分
に分けられており、その中の一方の部分は定義メ
モリと称され、他方の部分は適用メモリと称され
る。これらの領域の大きさは、意図される使用に
よつて左右されるものであることは、言うまでも
ない。定義メモリはアドレスADOで始まるもの
であり、次の領域を含んでいる。
すなわち、定義メモリの外部からのアクセスを
禁止してその内容を有効化する多ビツト領域
LOCK；データ担体の性質によつて定まる長さを
有しデータ担体の動作を許容するのに必要なパラ
メータを記憶している領域PARAM；および、勘
定記録手段、食事チケツト、電子的封止手段、ホ
テルやフアイルシステムへの容認キーなどとして
用いることができるデータ担体の機能を定義する
領域PYPEを含んでいる。
適用メモリは、残余の領域から構成されてい
る。この適用メモリは共用メモリとして使用する
ことができるけれども、物理的メモリの種々な部
分に対するアクセスを規制する条件は守らねばな
らない。従つてこの発明のデータ担体が適用され
る用途が何であれ、秘密データは常に部分０に位
置しており、読出されるデータだけが部分２に位
置している。そして、データ担体の通常の動作に
おいて記憶されるべきデータは部分１に位置する
ことになる。適用メモリに記憶される論理データ
に用いられるフオーマツトは、任意のもので良い
ことは言うまでもない。
次に、論理メモリの破壊の一例について、第４
Ｂ図を参照しながら基本的な使用に関連して説明
する。
まず、データ担体へのアクセスのためには、少
なくとも２個のキーが必要であるものとする。対
象が銀行業務であるとしたときには、キーNo.１で
銀行が識別され、そして、キーNo.２で顧客が識別
される。このとき、定義メモリには、データ担体
の貸借用途を指定するコードを記憶するための領
域が含まれることになる。領域PARAMには、２
ビツトのLOCK領域が含まれている。LOCK＝11
であるときには、キーNo.１が存在するときにの
み、メモリのあらゆる部分へのアクセスが許され
る。LOCK≠11であるときには、物理的メモリの
部分０および部分２の内容が有効化される。キー
No.２が存在しないときには、部分０へのアクセス
および部分２への書込みが禁止される。カードに
よるクレジツトを与えるためにはキーNo.１が必要
とされる。LOCK≠11であるときには、定義メモ
リの内容が有効化される。
領域LPは２ビツトからなるものである。
LP＝11であるときには、読出しが保護される
ことはなく、部分１および２からの読出しがキー
なしで許される。
LP≠11であるときには、読出しは保護される
ことになり、部分１および２からの読出しのため
にはキーが必要とされる。多くの銀行業務におい
ては、これが普通である。
領域EPは２ビツトからなるものである。
EP＝11であるときには、書込みは保護されな
い。このときには、メモリは保護されていない記
憶手段として用いられることになる。このこと
は、例えば、データ担体がインプリント
（imprint）される以前には、メモリがブランクに
されている状態に対応する。
EP≠11であるときには、物理的メモリの部分
１に書込みを行うためにはキーが必要とされる。
適用メモリは、識別メモリおよび貸借メモリか
らなるものである。識別メモリ内のデータは、部
分０および２に分けられている。部分０において
は、識別メモリは、本質的に誤りメモリおよびア
クセスメモリからなつている。誤りメモリは、デ
ータ担体が間違つたキーで用いられる度毎に誤り
ビツトを記憶する。誤りビツトは、ある所定のア
ドレスから出発して逐次大きくなるアドレスに記
録される。溢れ領域DEBEが書込まれると、デー
タ担体は無効にされる。
アクセスメモリは、データ担体の読取りが保護
されている場合（LP≠11）のみ存在する。そし
てこれが銀行業務に用いる場合の大多数の例であ
る。正しいキーによる各読取り動作において、マ
イクロプロセツサはアクセスビツトを逐次書込
む。アクセスビツトは、ある所定のアドレスから
書込まれていく。領域DEBACに達するとデータ
担体は無効にされ、読取りは行われない。
識別メモリは、更に次のような領域を含んでい
る。すなわち、カードが満杯であつて、書込みが
不可能であることを表示する「満杯」領域；銀行
のキーおよび顧客のキーに対するコードを記憶す
る「キー」領域（例えば、銀行にはキーNo.１が割
り当てられ、顧客にはキーNo.２が割り当てられ
る。）；キーNo.１の有効性を判定する領域VALC
１（VALC１≠11であればキーは有効）；およ
び、キーNo.２の有効性の判定を行なう領域VALC
２（VALC２≠11ならばキーは有効）を含んでい
る。
LOCK≠11であるときには、データ担体の購買
能力を、特にいかなる形式のクレジツトでも、増
大させるような情報の書込みだけが、キーNo.１で
許される。これに対して、キーNo.２は、借方操作
の有効化（保護された読出しまたは書込み）のた
めに、データ担体の所有者によつて使用される。
物理的メモリの部分２の識別メモリは、アドレ
スが減少する方向において定義メモリのすぐ前か
らで始まる。この可変長の領域は、データの永久
的な記憶を可能にする。この領域には、次の領域
が含まれている。すなわち、作業領域の開始アド
レスを有するポインタADTと読出し領域のアド
レスを有するポインタADLを記憶するアドレス
領域；銀行の識別表示およびデータ担体の発行日
を表わす領域RIB；データ担体の所有者の名称を
表わす領域；Ｎビツトの「合計」領域および、上
記合計領域と関連してデータ担体の初期合計を既
知にする単位領域Ｕ１を含んでいる。
例えば、単位領域が500フランを表示している
ものとすると、データ担体が記憶することができ
る初期合計は（２n−１）×500フランである。
貸借メモリは、アドレスADTとADLとの間で
物理的メモリの部分１の作業領域内に位置してい
る。借方は、アドレスが大きくなる方向におい
て、アドレスADTから出発して記録される。貸
方は、アドレスADLから発出して、アドレスが
減少する方向に記録される。このようにして借方
および貸方は互いに向い合つて進み、次第にメモ
リを満たしていく。
第５図は、第１図および第２図に示した回路の
詳細図である。この第５図において、入力データ
または出力データは、データ担体の端子６に２進
形態で現われる。入力データは、ゲート２５を通
つてシフト・レジスタ２４に記憶される。ゲート
２５は、該ゲート２５を論理制御装置１６に接続
する線路３６からの信号によつて制御される。出
力データは、これも論理制御装置１６への接続線
路３６の信号によつて制御されるゲート２６を通
つてデータ担体から出力される。レジスタ２４に
記憶されたデータは、次いで、演算論理装置２３
で行なわれる演算のための第１の演算数として用
いられる。なお、演算論理装置２３は、論理制御
装置１６により発生される制御信号で線路３７を
介して制御されるものである。第２の演算数は、
アドレス・セレクタ２２によつてアドレス指定さ
れるレジスタ・バンク１９のレジスタ段Ａ，Ｂ，
Ｃ，Ｄの中の１つに記憶されている。このアドレ
ス・セレクタ２２は、線路２９を介して論理制御
装置１６により制御されるものである。演算論理
装置２３によつて行われた演算の結果は、レジス
タ・バンク１９のレジスタ段Ａに、または、ゲー
ト２６を介してデータ担体の端子６に伝送され
る。また、レジスタ段Ａ，Ｂ，Ｃ，Ｄは、接続線
路４６による論理制御装置１６の制御の下に、線
路４１を介してデータおよびアドレス母線３４か
ら置数することもできる。そして、母線３４は、
二方向接続線路３３によつてシフト・レジスタ２
４にも接続されており、このことから、シフト・
レジスタ２４は並列入力／出力部で書込みや読出
しをすることができる。論理制御装置１６は、ア
ドレス・セレクタ１３によつてアドレス指定され
たマイクロ命令をROM型の制御メモリ２０に再
伝送し、このマイクロ命令は接続線路４８を介し
てレジスタ１４に読出される。
メモリ２１は、不揮発性のメモリである。この
メモリ２１は、線路３を介して母線３４から置数
されるアドレス・レジスタ１１によつてアドレス
指定される。アドレス・レジスタ１１は、メモリ
２１内のデータ語を指定するものである。
アドレス・レジスタ１１は、論理制御装置１６
とアドレス・レジスタとの間の接続線路３８を伝
送される制御信号によつて制御される。このアド
レス・レジスタ１１に記憶されているアドレス
は、論理制御装置１６の制御下でデータ担体の端
子５に伝送されるクロツク信号によつて、自動的
に増減することができる。メモリ２１から読出さ
れたデータは、線路４２を使用する論理制御装置
１６の制御の下に、レジスタ１２を通して母線３
４に伝送される。なお、第５図に示されている要
素の個々のものについては当業者にとつて周知の
ものであるから、これらについての詳細な説明は
省略する。
意図される用途に対して、第５図に示されてい
る装置の機能は次のように要約することができ
る。
所与のアドレスから出発して許された領域にお
けるメモリ２１の順次の読出しおよび書込みをす
る； 適用メモリの秘密領域に書込まれているデータ
担体の外部からアクセスすることができない語と
比較することによつて可能化キーを求めチエツク
する； 読出しおよび書込みの許可または禁止をする； メモリへの書込みの系統的な自己チエツクをす
る； アクセスの誤りおよび（または）アクセスの成
功を内部的に記憶するように指令する； 誤りの数が部分０に設定された数になつたとき
に、それ以前に可能であつた機能を不能にするこ
と。
第６図および第７図は、メモリ読出しモードに
おける動作を図解するものである。第６図におい
て、零リセツト信号RAZで論理制御装置１６が
初期条件設定され、該論理制御装置はＩ／Ｏ線路
を経てメツセージのレジスタＴへの転送を可能に
するものである。
読出し指令は、演算コードCODOPおよびアド
レスビツトADに先行する信号SYNCの形態にあ
る。用いられるコードは、各用途に応じて決定し
なければならないことは言うまでもない。
CODOP指令およびアドレスは処理装置によつ
て受入れられ、該処理装置は、語CODOPおよび
ビツトLPを試験することによつて、読出し動作
が含まれているか否か、そして読出し動作が保護
されているか、あるいは簡単に許可されるかどう
かを判定する。第６図において、メツセージ
CODOP＋ADはステツプ５０１で受入れられ、
試験はステツプ５０２および５０４で行なわれ
る。その動作が保護されていない読出し動作であ
るときには、第５図のレジスタ１１には、ステツ
プ５１０において、Ｉ／Ｏ線路からCODOPの伝
送に続くアドレス語が入力され、次いで、ステツ
プ５１１において、読出しアドレスが実際に許可
されたメモリ領域内にあるか否かについて検査が
行なわれる。特に、制御メモリ２０に記録されて
いるマイクロプログラムにより、受信したアドレ
ス語がアドレスADTよりも高位であるか否かが
チエツクされる。その理由は、外部的な読出し
は、物理的メモリの部分１および２においてだけ
許されるものであるからである。
アドレスがアドレスADTよりも高位であると
きには、データがメモリ２１から読出されてレジ
スタ１２に入力され、母線３４を介して出力線路
Ｉ／Ｏに伝送される。そして、アドレス・レジス
タの内容は、ステツプ５１０において、マイクロ
プログラムによりコードCODOPの内容に依存し
て１単位だけ増減される。アドレスADがアドレ
スADT（部分０内のアドレス）よりも下位であ
るときには、アドレス・レジスタ１１は、その内
容が値ADTに達するまで１単位ずつ増分され
る。このようにして、部分０を除くメモリ全体
は、増大または減少するアドレス方向において、
データ担体に接続された装置によつて読出され
る。
読出しが保護されているときには、
「CODOP」およびLPビツトについて行なわれる
試験は一致しなければならない。このときには、
ステツプ５０５でキーを得ることが必要である。
２個のキーが必要とされるときには、読取り動作
が行なわれるときに用いなければならないキーの
型がCODOPコードの内容によつて特定される。
Ｉ／Ｏ線路から受入れられたキーは、そこで識別
メモリに記憶されている２個のキーの中の１個と
比較される。こゝで一致が生じたときには、伝送
されたキーは正しいものとされ、このために、１
個のビツトがアクセスメモリに記録される（ステ
ツプ５０７）。このビツトの書込みに対するチエ
ツクが後続のステツプ５０８で行なわれる。そし
て、このビツトが書込まれなかつたときには、ス
テツプ５０７に戻ることが必要である。その書込
みが実際上行なわれたときには、直ちに、データ
担体が依然有効であるか否かを検査するために、
DEBAC、誤りおよび全領域に対する試験がステ
ツプ５０９で行なわれる。データ担体が有効でな
いときには、例えばコード「OOO」が線路Ｉ／
Ｏに沿つて伝送される。担体がマイクロプログラ
ムによつて容認されたときには、アドレスADが
アドレス・レジスタ１１に送られて、ステツプ５
１０ないし５１３が実行される。ここで、前記ス
テツプ５０８の必要性についてみると、例えば、
データ担体の有効な使用回数に或る所定の制限が
あるとき等には有意義である。即ち、前記データ
担体がいわゆる回数券的な使用をされるものであ
るときには、キーが入力される毎に当該キーの有
効性をチエツクすることが必要になるものであ
る。
Ｉ／Ｏ線路から受入れられたキーがステツプ５
０６で正しくないと判定されたときには、誤りビ
ツトが誤りメモリに記憶される（ステツプ５１
４）。また、図示されてはいないけれども、前記
ステツプ５１４と後続のステツプ５１５との間
に、誤りビツトが書き込まれたか否かをチエツク
するためのステツプを設けることもできる。な
お、このようなチエツクのためのステツプは、ス
テツプ５１４またはステツプ５１５に内在してい
るものと考えることもできる。誤りビツトが書込
まれると、記録されている誤りの数が誤りの許容
数Ｎよりも大きいか否かに関してステツプ５１５
で試験が行なわれる。この誤りの数がＮよりも小
さいときには、メツセージ「FFF」が線路Ｉ／
Ｏに沿つて伝送され、他方大きい場合には、メツ
セージ「OOO」が線路Ｉ／Ｏを介して伝送され
てデータ担体は無効にされる。
上に述べたデータ担体の読出し過程の説明から
明らかなように、用いられるアクセスキーが正し
いか正しくないかに関係なく、使用者はデータ担
体の動作における変更を知ることはできない。こ
れに加えて、２つの可能性（キーが正しいかまた
はキーが正しくない）のうちのいずれにおいて
も、誤りビツトのアクセスビツトをメモリに書込
めば、その結果として、データ担体は常に同じ大
きさの電流を消費することになり、このことか
ら、カードに流れる電流の強さをモニタしようと
試みる不法者は、用いているキーが正しいか正し
くないかに関係なく、常に一定の電流消費しか知
ることができない。即ち、データ担体に入れられ
たキーが正しかつたとき、または、正しくなかつ
たときのいずれの場合においても、前記のような
キーを入力するときにデータ担体において消費さ
れる電流量は一定であり、このために、当該デー
タ担体の不正な使用者が前記電流量をモニタする
ことにより対応の正しいキーを発見するように努
めたとしても、その目的を達成することはできな
い。
第８図および第９図は、メモリの書込みモード
におけるデータ担体の動作を図解するものであ
る。第８図のフローチヤートにおいて、零リセツ
ト信号RAZで論理制御装置１６が初期条件設定
される。Ｉ／Ｏ線路に存在するデータがレジスタ
２４に転送される。書込み指令は、書込みが保護
されているときには、データ・アドレス・ビツト
ADおよびキーによつて後続される演算コード
「CODOP」に先行する信号SINCの形態にある。
次いで、信号VPが伝送されて、データ担体のメ
モリ２１にデータを書込むことが可能にされる。
線路Ｉ／Ｏを介して伝送されたデータが実際にデ
ータ担体に記録されたことを使用者が確認できる
ようにするために、メモリに書込まれたデータは
再び読出されて、線路Ｉ／Ｏを介して使用者に再
伝送される。コード「CODOP」は各用例に対し
て特定化されていることは言うまでもない。第９
図のフローチヤートにおいて、キーによつて後続
されることもあり、後続されないこともあるアド
レスADおよび指令CODOPが、ステツプ７０２
および７０３で行なわれる試験により、データ担
体によつて認識される。ステツプ７０４では、デ
ータ担体の有効性に関する試験が、領域DEBE、
DEBACおよび「全」領域に対して行なわれる。
データ担体が有効であるものと判定されると、ス
テツプ７０５でデータが取込まれる。
書込みが保護されているときには、キーを用い
ることが必要であり、ステツプ７０７でキーに対
する試験が行なわれる。キーが誤つているときに
は、誤りビツトが誤りメモリに書込まれ（ステツ
プ７０８）、それに続いて、誤り領域が溢れ状態
にあるか否かについて、ステツプ７０９で試験が
行なわれる。溢れ状態にあるときには、データ担
体は線路Ｉ／Ｏにコード「OOO」を送つてカー
ドが有効でないことを表示する（ステツプ７１
０）。溢れ状態にないときには、データ担体は、
線路Ｉ／ＯにコードFFFを送り（ステツプ７１
１）、データが書込まれなかつたことを表示す
る。
キーが正しい場合には、有効化ビツトがステツ
プ７１２で記憶され、受信されたアドレスがステ
ツプ７１３でアドレス・レジスタ１１に入力され
る。そこで受信されたアドレスが物理的メモリの
許容された限界内に在るか否か、言換えるなら
ば、アドレスADLとADTとの間に在るか否かを
確かめるための検査がステツプ７１４で行なわれ
る。上記限界内に無いときには、コードFFFが
線路Ｉ／Ｏに送られてデータがメモリに記録され
なかつたことを表示する。アドレスが許容される
ものであるときには、線路Ｉ／Ｏに沿つて受入れ
られたデータはレジスタ１２に伝送されて、メモ
リの部分１に書込まれる（ステツプ７１５）。ス
テツプ７１６，７１７および７１８では、データ
がメモリに実際に書込まれたか否かについての試
験が行なわれる。データがステツプ７１９で書込
まれた後に、有効化ビツトがメモリに書込まれ、
しかる後に、書込まれたデータが再び線路Ｉ／Ｏ
に沿つて送られる。
以上、この発明の主たる特長について図面に示
す具体例を参照し説明したが、当業者には明らか
なように、この発明の範囲を逸脱することなしに
数多の変形や変更が可能であろうことは言うまで
もないであろう。
【図面の簡単な説明】
第１図および第２図はそれぞれこの発明による
データ担体の電子回路の具体的な例示図、第３図
はこの発明によるデータ担体の横断面図、第４Ａ
図および第４Ｂ図はこの発明のデータ担体のデー
タ内容の１つの組織図、第５図は第１図および第
２図に示した回路の詳細な回路図、第６図および
第７図はメモリ読出しモードにおけるデータ担体
の動作の例示図、第８図および第９図はメモリ書
込みモードにおける動作の例示図である。 １…マイクロプロセツサ、２…読出し専用メモ
リ、３，４…母線、５，６，７，８…端子、９…
アース、Ｃ１，Ｃ２，Ｃ３…シート、Ｃ４…エポ
キシ樹脂層、Ｃ７…マイクロプロセツサ・モジユ
ール、Ｃ８…メモリ・モジユール、Ｃ９，Ｃ１
０，Ｃ１１…ワイヤ、Ｌ１，Ｌ２，Ｌ３，Ｌ４…
導体、２５，２６…ゲート、２４…シフト・レジ
スタ、１６…論理制御装置、１１…アドレス・レ
ジスタ、１９…レジスタバンク、２３…演算論理
装置、２１…メモリ、２０…制御メモリ。

Claims (1)

  1. 【特許請求の範囲】 １ データを記憶し処理するための携帯可能なデ
    ータ担体であつて、第１のゾーンを有するメモリ
    が含まれ、前記担体における前記ゾーンに対する
    外部からのアクセスは禁止され、内部回路による
    前記担体への読み出しおよび書き込みは許容され
    ており； 前記メモリに対して動作的に関連されている手
    段であつて、前記メモリ内での読み出しおよび書
    き込みのための内部的な第１の手段、外部的な情
    報を受け入れるための第２の手段、情報を外部に
    伝送するための第３の手段、および、前記担体に
    対する外部的な装置から受け入れられた可能化キ
    ーをチエツクするための第４の手段が含まれてお
    り、 また、前記携帯可能なデータ担体には、更に、
    前記受け入れられたキーが正確でないときには前
    記メモリの前記第１のゾーンの或る所定の領域内
    に誤り情報を記憶するために前記読み出しおよび
    書き込みのための第１の手段と関連されている手
    段、および、前記受け入れられたキーが正確であ
    るときには前記メモリの前記第１のゾーンの別異
    の領域内にアクセス情報を記憶するために前記読
    み出しおよび書き込みのための第１の手段と関連
    されている手段が含まれている、 データを記憶し処理するための携帯可能なデー
    タ担体。 ２ 前記データ担体のメモリには： 前記担体に対する内部的な部材及び外部的なデ
    ータによつて命令されるいかなる読み出しおよび
    書き込み動作でも許容される第２のゾーン、 前記担体に対する内部的な部材および外部的な
    データによつて指令される読み出し動作だけが許
    容される第３の読み出しゾーン、 が含まれている特許請求の範囲第１項記載のデー
    タを蓄積し処理するための携帯可能なデータ担
    体。 ３ 書き込まれたアクセス情報をチエツクし、ま
    た、書き込まれた誤り情報をチエツクするように
    されている特許請求の範囲第１項記載のデータを
    蓄積し処理するための携帯可能なデータ担体。
JP10279078A 1977-08-26 1978-08-25 Portable data carrier for storing and processing data Granted JPS5446447A (en)

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