JPH02210836A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH02210836A JPH02210836A JP1029985A JP2998589A JPH02210836A JP H02210836 A JPH02210836 A JP H02210836A JP 1029985 A JP1029985 A JP 1029985A JP 2998589 A JP2998589 A JP 2998589A JP H02210836 A JPH02210836 A JP H02210836A
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- Japan
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- type
- buried
- auto doping
- semiconductor substrate
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、バイポーラプロセスにおいて、埋込Ｎ０層の
エピタキシャル層への逆拡散を抑えた半導体装置の製造
方法に関するものである。
エピタキシャル層への逆拡散を抑えた半導体装置の製造
方法に関するものである。
（従来の技術）
近年、バイポーラプロセスの高周波化に伴ない、トラン
ジスタの寄生容量を減らすために膜厚の薄いエピタキシ
ャル層が多用されるようになってきている。
ジスタの寄生容量を減らすために膜厚の薄いエピタキシ
ャル層が多用されるようになってきている。
従来の薄いエピタキシャル層を用いた半導体装置の製造
方法について説明する。
方法について説明する。
第６図は従来方法により形成した薄いエピタキシャル成
長後の半導体基板の断面図である。同図において、Ｐ型
シリコン基板１の中に選択的に不純物濃度の濃いＮ０型
不純物拡散層２が形成され、しかるのち、Ｎ−型エピタ
キシャル層３が、シリコン基板上に成長される。ここで
不純物濃度の濃いＮ０型不純物拡散層２は、ＮＰＮトラ
ンジスタの埋込コレクタとなり、通常埋込Ｎ０層と呼ば
れる。膜厚の薄いエピタキシャル層を用いた高周波バイ
ポーラプロセスでは、埋込Ｎ０層のＮ−型エピタキシャ
ル層への逆拡散が大きいと、コレクターエミッタ間の耐
圧劣化を引き起こす、埋込Ｎ９層のＮ−型エピタキシャ
ル層への逆拡散は、エピタキシャル成長時における埋込
Ｎ０層のオートドーピングによるところが大きい。エピ
タキシャル成長時の埋込Ｎ０層のオートドーピングを押
えるため、埋込Ｎ０層の不純物として蒸気圧の低いアン
チモンを用いたり、エピタキシャル成長を低い温度で行
うことが行なわれている。
長後の半導体基板の断面図である。同図において、Ｐ型
シリコン基板１の中に選択的に不純物濃度の濃いＮ０型
不純物拡散層２が形成され、しかるのち、Ｎ−型エピタ
キシャル層３が、シリコン基板上に成長される。ここで
不純物濃度の濃いＮ０型不純物拡散層２は、ＮＰＮトラ
ンジスタの埋込コレクタとなり、通常埋込Ｎ０層と呼ば
れる。膜厚の薄いエピタキシャル層を用いた高周波バイ
ポーラプロセスでは、埋込Ｎ０層のＮ−型エピタキシャ
ル層への逆拡散が大きいと、コレクターエミッタ間の耐
圧劣化を引き起こす、埋込Ｎ９層のＮ−型エピタキシャ
ル層への逆拡散は、エピタキシャル成長時における埋込
Ｎ０層のオートドーピングによるところが大きい。エピ
タキシャル成長時の埋込Ｎ０層のオートドーピングを押
えるため、埋込Ｎ０層の不純物として蒸気圧の低いアン
チモンを用いたり、エピタキシャル成長を低い温度で行
うことが行なわれている。
（発明が解決しようとする課題）
上記、従来の方法では、わずかながらも埋込Ｎ０層のオ
ートドーピングが発生し、エピタキシャル層の薄膜化を
困難にさせていた。
ートドーピングが発生し、エピタキシャル層の薄膜化を
困難にさせていた。
本発明の目的は、従来の欠点を解消し、埋込Ｎ０層のオ
ートドーピングをなくし、エピタキシャル層の薄膜化を
可能とする半導体装置の製造方法を提供することである
。
ートドーピングをなくし、エピタキシャル層の薄膜化を
可能とする半導体装置の製造方法を提供することである
。
（課題を解決するための手段）
本発明の半導体装置の製造方法は、半導体基板上に形成
された絶縁膜を選択的に開口する工程と、この開口部を
介して半導体基板と反対の導電型の不純物を導入する工
程と、前記開口部を介して半導体基板と同じ導電型の不
純物を導入する工程と、半導体基板上の絶縁膜を除去す
る工程と、半導体基板上に、半導体基板と反対の導電型
のエピタキシャル層を成長する工程とを有するものであ
る。
された絶縁膜を選択的に開口する工程と、この開口部を
介して半導体基板と反対の導電型の不純物を導入する工
程と、前記開口部を介して半導体基板と同じ導電型の不
純物を導入する工程と、半導体基板上の絶縁膜を除去す
る工程と、半導体基板上に、半導体基板と反対の導電型
のエピタキシャル層を成長する工程とを有するものであ
る。
（作 用）
上記方法により、エピタキシャル成長中には。
半導体基板内へ選択拡散されたＮ型不純物とＰ型不純物
の両者のエピタキシャル層へのオートドープが発生する
が、Ｐ型不純物濃度を適量化することにより、両者のオ
ートドープが相殺し、結果的にオートドープをなくする
ことが可能となる。
の両者のエピタキシャル層へのオートドープが発生する
が、Ｐ型不純物濃度を適量化することにより、両者のオ
ートドープが相殺し、結果的にオートドープをなくする
ことが可能となる。
（実施例）
本発明の一実施例を第１図ないし第５図に基づいて説明
する。同図において、第６図に示した従来例と同じ部分
については同一符号を付し、その説明を省略する。
する。同図において、第６図に示した従来例と同じ部分
については同一符号を付し、その説明を省略する。
第１図ないし第５図は本発明の半導体装置の製造方法を
示す半導体基板の断面図である。第１図において、比抵
抗１０〜２０Ω−１のＰ型シリコン基板１を温度１１０
０℃で熱酸化させ、６０００人の二酸化シリコン膜４を
形成する。次に、第２図に示すように通常のフォトリソ
グラフィ技術を用いて、埋込Ｎ１層を形成する領域上の
二酸化シリコン膜を除去する。、５はその開口部である
。次に第３図に示すように、二酸化シリコン膜をマスク
に開口部５を通してアンチモンを加速エネルギー４０〜
６０ＫｅＶ、ドーズ量（１〜５ ） Ｘ １０”１ｏｎ
ｓ／ ｃｘｌでイオン注入し、Ｎ２雰囲気中でｔｚｏｏ
℃、１００〜２００分の熱処理を施して拡散深さ１〜２
戸の埋込Ｎ＋層２が形成される。次に第４図に示すよう
に、再び同じ開口部５を通してボロンを加速エネルギー
４０〜６０にｅＶ、ドース量（０，５〜１ ）Ｘ １０
”１ｏｎｓ／ ａＪでイオン注入しＰ型不純物層６を形
成する。次に第５図に示すように、Ｐ型シリコン基板１
上の二酸化シリコン膜４を除去し、温度１０００〜１１
００℃でＮ−型エピタキシャル層３を１〜２戸成長する
。エピタキシャル成長中に埋込Ｎ１層２よりＮ型のオー
トドープが発生するが、同時にＰ型不純物層６よりＰ型
のオートドープが発生し、両者が相殺し、結果的にオー
トドープをなくすることが可能となる。
示す半導体基板の断面図である。第１図において、比抵
抗１０〜２０Ω−１のＰ型シリコン基板１を温度１１０
０℃で熱酸化させ、６０００人の二酸化シリコン膜４を
形成する。次に、第２図に示すように通常のフォトリソ
グラフィ技術を用いて、埋込Ｎ１層を形成する領域上の
二酸化シリコン膜を除去する。、５はその開口部である
。次に第３図に示すように、二酸化シリコン膜をマスク
に開口部５を通してアンチモンを加速エネルギー４０〜
６０ＫｅＶ、ドーズ量（１〜５ ） Ｘ １０”１ｏｎ
ｓ／ ｃｘｌでイオン注入し、Ｎ２雰囲気中でｔｚｏｏ
℃、１００〜２００分の熱処理を施して拡散深さ１〜２
戸の埋込Ｎ＋層２が形成される。次に第４図に示すよう
に、再び同じ開口部５を通してボロンを加速エネルギー
４０〜６０にｅＶ、ドース量（０，５〜１ ）Ｘ １０
”１ｏｎｓ／ ａＪでイオン注入しＰ型不純物層６を形
成する。次に第５図に示すように、Ｐ型シリコン基板１
上の二酸化シリコン膜４を除去し、温度１０００〜１１
００℃でＮ−型エピタキシャル層３を１〜２戸成長する
。エピタキシャル成長中に埋込Ｎ１層２よりＮ型のオー
トドープが発生するが、同時にＰ型不純物層６よりＰ型
のオートドープが発生し、両者が相殺し、結果的にオー
トドープをなくすることが可能となる。
以上のように、本実施例によれば、従来例に比ベイオン
注入工程を１回追加することにより、埋込Ｎ０層からの
オートドープのないエピタキシャル層を成長することが
可能となる。
注入工程を１回追加することにより、埋込Ｎ０層からの
オートドープのないエピタキシャル層を成長することが
可能となる。
（発明の効果）
本発明によれば、同一の開口部を通して埋込Ｎ３層とＰ
層を形成し、エピタキシャル成長することにより、Ｎ型
、Ｐ型のオートドープを引き起こし、両者を相殺させて
、実質的にオートドープをなくすることが可能となり、
トランジスタのコレクターエミッタ間の耐圧を劣化させ
ることなく。
層を形成し、エピタキシャル成長することにより、Ｎ型
、Ｐ型のオートドープを引き起こし、両者を相殺させて
、実質的にオートドープをなくすることが可能となり、
トランジスタのコレクターエミッタ間の耐圧を劣化させ
ることなく。
エピタキシャル層の薄膜化、トランジスタの高周波化を
図ることが可能となり、その実用上の効果は大である。
図ることが可能となり、その実用上の効果は大である。
第１図ないし第５図は本発明の一実施例における半導体
装置の製造方法を示す半導体基板の断面図、第６図は従
来例を示す半導体基板の断面図である。 １ ・・・ Ｐ型シリコン基板、 ２・・・埋込Ｎ＋層
、 ３ ・・・Ｎ−型エピタキシャル層、４・・・二酸
化シリコン膜、 ５・・・開口部、６・・・Ｐ型不純物
層。 第 図 第 図
装置の製造方法を示す半導体基板の断面図、第６図は従
来例を示す半導体基板の断面図である。 １ ・・・ Ｐ型シリコン基板、 ２・・・埋込Ｎ＋層
、 ３ ・・・Ｎ−型エピタキシャル層、４・・・二酸
化シリコン膜、 ５・・・開口部、６・・・Ｐ型不純物
層。 第 図 第 図
Claims (1)
- 半導体基板上に形成された絶縁膜を選択的に開口する工
程と、前記開口部を介して、前記半導体基板と反対の導
電型の不純物を導入する工程と、前記開口部を介して、
前記半導体基板と同じ導電型の不純物を導入する工程と
、前記半導体基板上の絶縁膜を除去する工程と、前記半
導体基板上に、半導体基板と反対の導電型のエピタキシ
ャル層を成長する工程とを有することを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1029985A JPH02210836A (ja) | 1989-02-10 | 1989-02-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1029985A JPH02210836A (ja) | 1989-02-10 | 1989-02-10 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02210836A true JPH02210836A (ja) | 1990-08-22 |
Family
ID=12291253
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1029985A Pending JPH02210836A (ja) | 1989-02-10 | 1989-02-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02210836A (ja) |
-
1989
- 1989-02-10 JP JP1029985A patent/JPH02210836A/ja active Pending
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