JPH022125A - 半導体装置のスルーホール形成方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は多層配線構造を有する半導体装置のスルーホー
ル形成方法に関し、特に、スルーホール部のステップカ
バレッジを向上させた半導体装置のスルーポール形成方
法に関する。

［従来の技術］ 第４図（ａ）乃至（ｄ）は従来のスルーポール形成方法
を工程順に示す断面図である。先ず、第４図（ａ）に示
すように、第１層配線１上の層間絶縁［２にフォトレジ
スト３を塗布した後、パターニングし、次いで、フォト
レジスト３をマスクにして等方性ドライエツチングを行
い、層間絶縁膜２の約半分の膜厚部分をエツチングする
。

次に、第４図（ｂ）に示すように、異方性ドライエツチ
ングを行い残り半分の層間絶縁ｌｌＡ２をエツチングし
て層間絶縁膜２に孔を形成する。その後、第４図（Ｃ）
に示すように、フォトレジスト３を除去しスルーホール
４を形成する。

最後に第４図（ｄ）に示すように、第２層配線５をスル
ーホール４を埋め込むようにして層間絶縁Ｈ２上に形成
する。これにより、第１層配線１と第２層配線５とがス
ルーホール４にて接続された２層配線構造の半導体装置
が得られる。

［発明が解決しようとする課題］ しかしながら、上述の従来方法では、スルーホール４の
形状が第４図（ｄ）に示すように等方性ドライエツチン
グと異方性ドライエツチングとの間の境界で鋭角状にな
り、この部分にエツジ部２ａが生じる。このため、第２
層配線５を形成した場合、第４図（ｄ）に○で囲む領域
６のようく、スルーホール４のエツジ部２ａの近傍の部
分で第２層配線５のステップカバレッジが悪化する。こ
の現象はバイポーラＩＣ等のように大電流が流れる場合
及びパターンが微細である場合において、エレクトロマ
イグレーション及び断線等の問題を招来し、信頼性上及
びプロセス上層しい不都合がある。

本発明はかかる問題点に鑑みてなされたものであって、
ステップカバレッジが良好であり、エレクトロマイグレ
ーション及び断線が抑制されて半導体装置の信頼性を向
上させることができる半導体装置のスルーホール形成方
法を提供することを目的とする。

［課題を解決するための手段］ 本発明に係る半導体装置のスルーホール形成方法は、多
層配線構造の半導体装置の層間絶縁膜にスルーホールを
形成する半導体装置のスルーホール形成方法において、
前記層間絶縁膜に等方性ドライエツチングの第１処理及
び異方性ドライエツチングの第２処理を順次施して孔を
開口する工程と、前記孔の側面における前記第１処理と
第２処理との境界に形成された角部を除去する工程とを
有することを特徴とする。

［作用］ 本発明においては、先ず、層間絶縁膜に等方性ドライエ
ツチングの第１処理及び異方性ドライエツチングの第２
処理を順次施して孔を開口する。

次いで、この等方性ドライエツチングの第１処理により
形成された孔側面部分と異方性ドライエツチングの第２
処理により形成された孔側面部分との境界に形成される
鋭角な角部を除去する。この角部の除去は、例えば、等
方性ドライエツチング又はウェットエツチングにより行
えばよい。これにより、その側面がなだらかなスルーホ
ールが形成される。従って、このスルーホールに埋め込
まれて層間絶縁膜上に形成された上層配線のステップカ
バレッジが良好なものになる。

［実施例］ 以下、本発明の実施例について添付の図面を参照して具
体的に説明する。

第１図（ａ）乃至（ｅ）は本発明の実施例方法を工程順
に示す断面図である。先ず、第１図（ａ）に示すように
、第１層配線１上に層間絶縁膜２を約１μｍの厚さに形
成し、更に、フォトレジスト３を層間絶縁膜２上に塗布
してパターニングする。

その後、等方性ドライエツチングによりフォトレジスト
３をマスクにして層間絶縁膜２を約０．５μｍの厚さ部
分だけエツチングする。

次いで、第１図（ｂ）に示すように、異方性ドライエツ
チングにより、層間絶縁膜の残存した約０．５μｍの厚
さ部分をエツチング除去して第１層配線１を露出させて
孔７を開設する。この場合、等方性ドライエツチングに
より除去された部分と異方性ドライエツチングにより除
去された部分との間の境界には鋭角の角部８が存在する
。

次いで、このように孔７が形成された層間絶縁膜２を、
等方性ドライエツチングにより、第１図（ｂ）中破線に
て示すように、孔７の側面を若干除去する。これにより
、第１図（ｃ）に示すように、角部８が丸められて鋭角
な部分が消失し、なだらかな側面９を有するスルーホー
ル１０が形成される。

この角部８を丸めるための等方性ドライエツチングは、
例えば、第２図に示す装置を使用して行う。この装置に
おいては、ステージ１５上に平板状の下部電極１３が設
置されており、下部電極１３上には第１図（ｂ）に示す
層構成のウェハ１４が載置されるようになっている。ま
た、ステージ１５上にはウェハ１４を覆うようにカバー
１１ａが気密的に載置され、これによりカバー１１ａ内
にエツチングチャンバ１１が形成されるようになってい
る。このカバー１１ａの内面上部には円板状の上部電極
１２がその面を水平にして懸架されており、カバー１１
ａをステージ１５上に載置した場合に、上部電極１２と
下部電極１３とは相互に平行に対向する。この上部電極
１２と下部電極１３との間に高周波電力を印加すると、
両電極間に放電が生起されてウェハ１４の層形成面が等
方性ドライエツチングされる。

この等方性ドライエツチングは、第１図（ｂｌ）に示す
ように孔７の側面を破線部分までエツチングして除去す
るものであるから、エツチング量は少なくエツチング時
間は短くて足りる。例えば、エツチングチャンバ１１内
にＣＦ４ガスと０２ガスとの混合ガスを導入し、上部電
極１２と下部電極１４との間に２５０Ｗの電力を印加し
て約１０秒間エツヂングすればよい。これにより、前述
の如く、孔７の角部８が丸められてなだらかな側面９を
有するスルーホール１０が形成される。

次いで、第１図（ｄ）に示すように、フォトレジスト３
を除去する。その後、第１図（ｅ）に示すように、配線
材料層をスパッタリング法により形成した後、バターニ
ングして第２層配線５を形成する。この第２層配線５は
スルーホール１０の側面９がなだらかに形成されている
ので、このスルーホール１０内でステップカバレッジが
劣化することがなく、エレク１へロマイグレーション及
び断線等が回避される。

また、このように角部８を丸めるために等方性ドライエ
ツチングを使用することにより、−辺の長さが２．０μ
ｍ以下の微細なスルーホールも安定して形成することが
できる。

なお、上述の角部８を除去するための処理は等方性ドラ
イエツチングに限らず、第３図に示す装置を使用してウ
ェットエツチングにより角部８を丸める処理をしてもよ
い。このウェットエツチング装置においては、エツチン
グ液１７を貯留したエツチング槽１６内に、複数枚のウ
ェハ１４を相互に適長間隔をおいて収納したウェハキャ
リア１８を浸漬する。これにより、ウェハ１４の層形成
面がウェットエツチングされて層間絶縁膜２の孔７の角
部８が除去される。なお、エツチング液としては、例え
ば、６３ＢＨＦ（ＨＦ６％、ＮＨ４Ｆ３０％の希釈フッ
酸）があり、エツチング時間は約３０秒で十分である。

［発明の効果コ 以上説明したように、本発明によれば、層間絶縁膜を等
方性ドライエツチング及び異方性ドライエツチングして
下層配線を露出させ、これにより孔を形成した後、等方
性ドライエツチング又はウェットエツチング等により前
記孔の角部を除去するから、上層配線のステップカバレ
ッジが向上し、断線及びエレクトロマイグレーションが
防止されて半導体装置の信頼性が高まる。また、前記角
部を除去するために等方性ドライエツチングを使用した
場合は、辺長が２．０μｍ以下の微細なスルーホールも
安定して形成することができる。

【図面の簡単な説明】

第１図（ａ）乃至（ｅ）は本発明の実施例方法を工程順
に示す断面図、第２図はドライエツチング装置を示す模
式図、第３図はウェットエツチング装置を示す模式図、
第４図（ａ）乃至（ｄ）は従来のスルーホール形成方法
を工程順に示す断面図である。 １；第１層配線、２；層間絶縁膜、３；フォトレジスト
、４；スルーホール、５；第２層配線、７；孔、８；角
部、９；側面、１０；スルーホール、１１；エツチング
チャンバ、１２；上部電極、１３；下部電極、１４；ウ
ェハ、１５；ステージ、１６；エツチング槽、１７；エ
ツチング液、１８；ウエハキャリア （ｂ） （Ｃ） 第１図（１） 第８図 （ｄ） 第１図（２）

Claims (1)

【特許請求の範囲】
1. （１）多層配線構造の半導体装置の層間絶縁膜にスルー
   ホールを形成する半導体装置のスルーホール形成方法に
   おいて、前記層間絶縁膜に等方性ドライエッチングの第
   １処理及び異方性ドライエッチングの第２処理を順次施
   して孔を開口する工程と、前記孔の側面における前記第
   １処理と第２処理との境界に形成された角部を除去する
   工程とを有することを特徴とする半導体装置のスルーホ
   ール形成方法。