JPH02214211A - データ出力回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、デバイス内部のタイミングに基いて複数チャ
ネルのデータが順次かつ周期的に単一のボートより出力
されるデバイスに適したデータ出力回路に関する。

オーディオ信号をデジタル的に処理する際には１４ビッ
ト以上の分解能を有するアナログ−デジタル（Ａ／Ｄ）
変換器が必要とされる。この分野におけるＡ／Ｄ変換器
は、近年、逐次比較方式のものから高密度集積化に適し
たオーバーサンプリング方式のものに置き換わりつつあ
る、この種のデバイスは最終段にデジタルフィルタを具
備しているが、回路規模を小さくするため、このデジタ
ルフィルタの部分を左右両チャネルで共用にしているも
のが一般的である。したがって、両チャネルの変換結果
は交互にそれぞれの出力が更新される様にして周期的に
出力される。

本発明はその様なデバイスに特に適したデータ出力回路
に言及する。

〔従来の技術〕

第４図は代表的なオーバーサンプリング方式のＡ／Ｄ変
換器２００の一例を表わす図である。両チャネルのアナ
ログ信号はΔΣ変換器２０１及び２０２で１〜数ビツト
のデジタル信号に変換され（デジタル低域フィルタ２０
３で高周波成分が除去されて１６ビツトからなるデジタ
ル信号となって、それぞれ結果レジスタ１０１及び１０
２に格納される。結果レジスタ１０１及び１０２に格納
されたデータはデバイス外部から与えられた信号ＣＨＣ
におよび５ＣＬＫに基いて、マルチプレクサ１２１でマ
ルチプレクサされ、シフトレジスタ１２２でシリアル信
号に変換されて出力される。

〔発明が解決しようとする課題〕

ここで、ΔＥ変換器２０１．２０２、デジタル低域フィ
ルタ２０３、及び結果レジスタ１０１．１０２は外部か
ら供給されるマスククロツタＭＣＬＫを基に分周器２０
４で形成された制御クロックにより駆動される。

方、マルチプレクサ１２１及びシフトレジスタ１２２は
デバイス外部から供給されるチャネルクロックＣＨＣＫ
及びシフトクロック５ＣＬＫをもとにしてタイミング発
生回路２０５で形成される信号で制御される。

その理由は、Ａ／Ｄ変換器２００以外のデバイス、例え
ばデジタル信号処理プロセッサ（ＤＳＰ）等とのデータ
の送受の同期をとるためであり、そのためＣＨＣＫ及び
５ＣＬＫは他のデバイスでＭＣＬにを分周してつくられ
る。したがって、基本となるクロックは共通でもそれぞ
れ独立に分周されるため位相関係は保証されず、モのた
め左右チャネルの信号の同時性が保たれないという問題
を生ずる。

第５図はこの関係を詳細に説明するための図である。第
（１）欄及び第（２）欄はそれぞれ結果レジスタ１０１
及び１０２にラッチされるデータの状態を表わす図であ
り、第（３）欄及び第（５）欄はＣ）ＩＣＫ信号の２通
りのタイミングを表わす図である。ここで、ＣＨＣＫ信
号の立ち上がりでＬチャネルのデータの出力が、立ち下
がりでＲチャネルのデータの出力が始まることを外部か
ら要求されているものとする。そうすると、（１）（２
）の信号と（３）との関係にふいて出力されるデータは
第（４）欄の様になり、この場合にはＬｎとＲｎＬｎ＋
ｌとＲｎ＋ｌの様に対が形成され、同時性が保たれてい
るものとする。デバイス内部と外部゛との位相関係が（
１）（２）の信号と（５）との関係にある場合には、出
力は第（６）欄の様になり、Ｌｎ　−１とＲｎ　、Ｌｎ
とＲｎ＋１（７）様に対カ形成され両チャネルの同時性
が保たれなくなるという問題を生じる。

したがって本発明の目的は、デバイス内部で複数チャネ
ルのデータが形成される位相とデバイス間で行なわれる
データの送受の位相との一致が保証されない場合でも、
各チャネルの同時性を保って出力することのできるデー
タ出力回路を提供することにある。

〔課題を解決するための手段〕

第１図は本発明に係るデータ出力回路の原理構成を表わ
す図である。本図において、本発明のデータ出力回路は
、 デバイス２０内部のタイミングに基いて複数チャネルの
データのそれぞれにより順次かつ周期的に更新される同
数の結果レジスタ１０と、該周期内ですべての結果レジ
スタ１０が更新された直後のタイミングを表わすＲＬＤ
信号を出力するＲＬＤ信号出力手段１６と、デバイス外
部からの外部信号１４に同期したタイミングにより該結
果レジスタ１０のいずれか１つを選択して順次かつ周期
的にデバイス外部へ出力する出力手段１２とを具備する
デバイス２０のためのデータ出力回路であって、 該複数の結果レジスタ１０の出力をラッチして該出力手
段１２へ供給すべく接続された同数の中間レジスタ５０
と、 該外部信号１４に基くデータ更新可能な期間を表わすＬ
ＥＮ信号を出力するＬＥＮ信号出力手段５２と、 該ＲＬＤ信号が出力されるタイミングにおける該ＬＥＮ
信号の状態をラッチして出力する状態チェック手段５４
と、 該状態チェック手段５４が該ＬＥＮ信号のオン状態をラ
ッチしている間は該ＲＬＤ信号を選択して出力し、オフ
状態をラッチしている間は該ＬＥＮ信号を選択して出力
するセレクタ５６とを具備し、該セレクタ５６の出力で
該中間レジスタ５０がラッチされる様に接続されている
ことを特徴とするものである。

〔作　用〕

ＬＥＮ信号出力手段５２においてデータ更新可能な期間
として例えば最後のチャネルの出力中の期間にＬＥＮ信
号を出力し、同時性のある全チャネルのデータがそろっ
た直後のタイミングを表わすＲＬＤ信号とこのＬＥＮ信
号とで調整が行なわれる。すなわち、セレクタ５６はＲ
ＬＤ信号又はＬＥＮ信号のいずれか一方を選択して中間
レジスタへのラッチのタイミングを与えるものであるが
、ＲＬＤ信号出力時にＬＥＮ信号がアクティブになって
いればＲＬＤ信号が選択され、アクティブでなければＬ
ＥＮ信号が選択される。そうすることによってデバイス
内部と外部との同期がとられ、各チャネルの同時性が保
たれる。

〔実施例〕

第２図は本発明に係るデータ出力装置を１６ビツト２チ
ヤンネルのオーバーサンプル形Ａ／Ｄ変換器のデータ出
力回路に適用した一実施例を表わす回路図であり、第３
Ａ図及び第３Ｂ図は第２図中Ａ−にで示した各部の信号
の状態をそれぞれ（Ａ）〜（Ｋ）欄で表わすタイムチャ
ートであり、２通りのケースについての図である。第２
図において、デジタルフィルタ２０３を出たしチャネル
及びＲチャネルのデータはそれぞれ結果レジスタ１０１
及び１０２、さらにはそれぞれ中間レジスタ５０１及び
５０２を経てマルチプレクサ１２１において時分割でマ
ルチプレクサされ、１６ピツトシフトレジスタ１２２に
おいてシリアル信号に変換されて出力される。またデバ
イス外部からはシステム全体の基本クロックとなるＭＣ
Ｌに、シリアルデータ１ビツト毎の出力タイミングを定
める５ＣＬＫ　（第３図（Ｂ）欄）、及びデータがＬチ
ャネルのデータであるかＲチャネルのデータであるかを
定めるＣＨＣＫ　（第３図（Ａ）欄）が供給されている
。第１図のＲＬＤ信号出力手段１６から出力される信号
ＲＬＤは、第２図において結果レジスタ１０１よりも遅
くラッチされる結果レジスタ１０２のためのラッチ信号
（第３図（Ｆ）欄）に相当する。

第１図のＬＥＮ信号出力手役５２はフリップフロップ５
２１．５２？、　５２８　、ＡＮＤゲート５２２　、Ｅ
ＯＲゲート５２３、カウンタ５２５、及びＮＡＮＯゲー
ト５２６により実現される。ここでフリップフロップ５
２７゜５２８及びＮＡＮＯゲート５２６はＣＨＣにの立
ち上がり時にカウンタ５２５の値（第３図（Ｄ）欄）を
０にリセットする信号を形成するための回路を構成する
。

カウンタ５２５は５ＣＬＫの立ち上がりでカウントアツ
プされる。ＦＯＲゲート５２３の入力にはカウンタの２
２及び２３桁の出力が接続され、 ＡＮＤＮ−ゲート５２２力にはその出力とカウンタの２
４桁の出力が接続されているので、ＡＮＤゲー）５２２
の出力はカウンタの２２と２３の桁が０と１又は１と０
でかつ２４の桁が１である時、すなわち２０〜２７の時
にＨとなる。フリップフロップ５２１の出力（第３図（
Ｅ）欄）はそれより１クロツク遅れた期間、すなわちカ
ウンタの値が２１〜２８である時に１となる。

第１図の状態チェック手段５４はフリップフロップ５４
１で、セレクタ５６はセレクタ５６１でそれぞれ実現さ
れている。

ＮＡＮＤゲート２０８　とフリップフロップ２０６　と
でシフトレジスタ１２２ヘデータをロードするための信
号が形成される。カウンタ５２５の２°〜２４の桁出力
がＮＡＮＯゲート２０８の入力に接続されているので、
その出力はカウンタ５２５の値が１５又は３１である期
間においてＬとなり、フリップフロップ２０６の反転出
力（第３図（Ｊ）欄）はそれより１クロツク遅れてカウ
ンタ５２５の値が１６又はＯのときＨとなる。マルチプ
レクサ１２１のための切換信号はフリップフロップ２０
６の非反転出力をクロック入力とし、［’ＨＣＫ信号を
データ入力とするフリップフロップ２０７の反転出力に
接続されている。

したがってシフトレジスタ１２２ヘデータをロードする
ための信号の立ち下がり時においてＣＨＣＫ信号がＨで
ある時りとなりしてある時Ｈとなる（第３図（Ｋ）欄）
。

第３Ａ図はＲＬＤ信号（（Ｆ）欄）の立ち上がり時にＬ
ＥＮ信号（（Ｅ）欄）がＨである場合のタイミングチャ
ートであり、第３Ｂ図はＲＬＤの立ち上がり時にＬＥＮ
がしてある場合のタイミングチャートである。

まず、第３Ａ図について説明すると、ＲＬＤ信号（Ｆ）
の立ち下がりに同期して結果レジスタ１０２へＲチャネ
ルのデータがセットされ、その立ち上がりでデータが確
定する（Ｈ）。この時、結果レジスタ１０１においても
すでに同時刻のしチャネルのデータが確定しているもの
とする。この時（ＲＬＤ　（Ｆ）の立ち上がり時）にＬ
ＥＮ　（Ｅ）はＨであるから、フリップフロップ５４１
の反転出力はＬとなり、セレクタ５０１は８人力、すな
わちＲＬＤ信号（Ｆ）を選択する。したがって、セレク
タ５６１の出力（Ｇ）はＲＬＤ信号（Ｆ）とほぼ同じタ
イミングで同じ変化をする。そうするとＲＬＤ信号（Ｆ
）の立ち上がりにおいて中間レジスタ５０１及び５０２
にはそれぞれ同時刻のしチャネル及びＲチャネルのデー
タがセットされる（Ｉ）。

このタイミングは必然的にＣＨＣＫ信号（Ａ）がしてあ
る期間に位置するのでマルチプレクサ切換信号（Ｋ）と
データロード信号（Ｊ）とによってマルチプレクサ１２
１　さらにはシフトレジスタ１２２へは正しい順序でデ
ータがロードされ、出力されていく（第３Ａ図（Ｃ）欄
）。

次に、第３Ｂ図について説明すると、ＲＬＤ信号（Ｆ）
の立上がり時にＬＥＮ　（Ｅ）はしてあるから、フリッ
プフロップの反転出力はＨとなり、セレクタ５０１はＡ
入力、すなわちＬＥＮ信号（Ｅ）を選択する。したがっ
て、セレクタ５６１の出力（Ｇ）はＬＥＮ信号（Ｅ）と
同じタイミングで同じ変化をする。そうすると、結果レ
ジスタ１０１へデータがロードされる時刻それと同時刻
のデータが結果レジスタ１０２ヘロードされる時刻との
差がＬＥＮ信号（Ｅ）の幅よりも充分小さければ、両者
の間にＬＥＮ信号（Ｅ）の立ち上がり時刻が割込むこと
はなくなるので、中間レジスタ５０１及び５０２へは常
に同時刻のデータがセットされる。−方外部との関係に
ついては、ＬＥＮ信号の立ち上がり時刻は常にＣＨＣＫ
信号（Ａ）がしてある期間であるので、第３Ａ図の場合
と同様に正しく出力される（Ｃ）。

〔発明の効果〕

以上述べてきたように本発明によれば、デバイス内部に
おいて出力される複数チャネルのデータの位相とデバイ
ス外部から要求されるデータの位相との関係がいかなる
場合においても、各チャネルの同時性を保って出力する
ことが可能なデータ出力回路が提供される。

【図面の簡単な説明】

第１図は本発明の原理構成を表わす図、第２図は本発明
の一実施例を表わす図、第３Ａ図及び第３Ｂ図は第２図
の回路の２通りの場合の動作を表わすタイミングチャー
ト、第４図はオーバーサンプリング方式のＡ／Ｄ変換器
の一例を表わす図、 第５図は従来方式の問題点を説明するための図、。 図において、 １０１、１０２・・・結果レジスタ、 １２１・・・マルチプレクサ、１２２・・・シフトレジ
スタ、５０１、５０２・・・中間レジスタ、 ５２５・・・カウンタ。

Claims (1)

1. 【特許請求の範囲】 １、デバイス（２０）内部のタイミングに基いて複数チ
   ャネルのデータのそれぞれにより順次かつ周期的に更新
   される同数の結果レジスタ（１０）と、該周期内ですべ
   ての結果レジスタ（１０）が更新された直後のタイミン
   グを表わすＲＬＤ信号を出力するＲＬＤ信号出力手段（
   １６）と、デバイス外部からの外部信号（１４）に同期
   したタイミングにより該結果レジスタ（１０）のいずれ
   か１つを選択して順次かつ周期的にデバイス外部へ出力
   する出力手段（１２）とを具備するデバイス（２０）の
   ためのデータ出力回路であって、該複数の結果レジスタ
   （１０）の出力をラッチして該出力手段（１２）へ供給
   すべく接続された同数の中間レジスタ（５０）と、 該外部信号（１４）に基くデータ更新可能な期間を表わ
   すＬＥＮ信号を出力するＬＥＮ信号出力手段（５２）と
   、 該ＲＬＤ信号が出力されるタイミングにおける該ＬＥＮ
   信号の状態をラッチして出力する状態チェック手段（５
   ４）と、 該状態チェック手段（５４）が該ＬＥＮ信号のオン状態
   をラッチしている間は該ＲＬＤ信号を選択して出力し、
   オフ状態をラッチしている間は該ＬＥＮ信号を選択して
   出力するセレクタ（５６）とを具備し、該セレクタ（５
   ６）の出力で該中間レジスタ（５０）がラッチされる様
   に接続されていることを特徴とするデータ出力回路。