JPH01311647A - 同期検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　　　要〕 同期検出方式に関し、特にフレーム同期信号を検出する
回路に関し、 ビットシフト型同期検出の長所と並列処理型同期検出の
長所とを合わせ持つとともに回路規模の小さい同期検出
回路を実現することを目的とし、入力信号の並列展開ビ
ット数ｎ（ｎ−１）の並列信号回路を複数個組み合わせ
てクロック毎にｎビットづつシフトすることにより少な
くとも全ビット数ｍ（ｍはフレーム同期信号ビット数で
ｍ〉ｎ）→−ｎ−１の並列ビット信号を発生し、ｍビッ
ト毎にフレームパターンと比較するために１ビットづつ
シフトシてｎ個のｍビット比較器を設けるように構成す
る。

〔産業上の利用分野〕

本発明は、同期検出方式に関し、特にフレーム同期信号
を検出する回路に関するものである。

通信分野、特にディジタル通信の分野においては、フレ
ーム同期信号が全ての信号処理の基準となるため、その
フレーム同期信号の検出は極めて重要であるが、特に検
出に際しては、検出速度や検出回路規模を望ましいもの
にする必要がある。

〔従来の技術〕

第４図には、従来から用いられているビットシフト型同
期検出回路が示されており、この回路では、入力された
信号をシフＩ・レジスタＳＲにおいてｌクロック毎にフ
リップフロップＦＦによって１ビットづつシフトして行
き、ビット比ＭＩＢＣにおいてフレームパターンと１ク
ロツク毎に！し、一致した時、同期検出信号を発４−す
るものである。

このよ・うな同期検出回路では、ｌり１１ツク単位でビ
ット比較を行い、フレームパターンがシフトレジスタＳ
Ｒの中に充填された時点で同期検出が行われるため、同
期検出時間は短い（最長時間−データを含む１フレーム
長トαの時間）が、全ての回路が高速で動作しなければ
ならず、例えば、２．４Ｇｂ／ｓといった超高速信号の
場合には、回路の実現が非常に困難である。

第５図には、並列処理型同期検出回路が示されており、
この回路では、第４図のビ、ｔ・”・フト型同期検出回
路におけるシフトレジスタＳＲとピット比較器ＢＣとの
間にｍビットの各々をランチするラッチ回路りが設けで
ある。これにより、人力信号をｍビットの並列信号に展
開し、その並列信号とフレームパターンとを１クロンク
毎に比較している。

この回路の場合には、並列信号に展開された後のクロッ
クで動作すれば良いため、例えば、２．４Ｇ１フへの信
号を１６並列に展開した場合には、ラッチ回路り及びピ
ット比較器ＢＣの動作速度は１５０Ｍｂ／ｓでよいこと
になり、低速回路の適用が可能になる。

しかしながら、並列信号に展開してラッチした場合に、
丁度フレームパターンが現れる確率は１／′（並列数）
であり、第６図に示すように、−ａにフレームの途中ま
でが先に現れ、次のクロックで残りの部分が現れること
になるので、１フレーム１’５１　Ｍ待ってフレーム検
出が行われなかった場合には、並列信号に展開するタイ
ミングをフレーム毎ｃ、＝　ｉクロックづつシフトして
行き、同期検出されるまでこれを繰り返す必要があり、
同期検出時間が最大１６フレ一ム分にまで延びてしまう
ことになり実用的でない。

第７図は短時間型の並列処理型同期検出回路を示したも
ので、この場合には、フレームビット数をｍとして（２
ｍ−１）個のフリップフロップＦＦから成るシフトレジ
スタＳＲを用意し、更にラッチ回路して（２ｍ−１）ビ
ットの並列信ぢに展開し、ｍ個のｍビット比較器Ｃｌ−
Ｃｍで同期検出を行う。

この回路では、第５図に示した並列処理型の長所である
低速処理が可能であるとい・）点と、第４歯に示したビ
ットシフト型の長所である最短時間での同期検出を可能
とする点を合わせ持っている。

即ち、ｍ個のビット比較器Ｃｌ−Ｃｍがビットシフトを
行っているのと等価な状態を作り出している。

〔発明が解決しようとする課題〕

しかしながら、第７図の並列処理型同期検出回路の場合
には、第８図に示すように、例えば１６ビットのフレー
ムパターンを検出するためには、３１ビットに展開し、
比較器も１６個用意しなければならなくなるため、回路
規模が並列展開部のラッチ回路りとしては第５図の回路
の約２倍、比較部で約１６倍（１６個の比較器の出力の
制御が必要なためビットシフト型に対しては１６倍以上
、並列処理型に対しては並列展開を行う部分で１ビット
シフトする制御が必要なため約１６倍）と大きくなって
しまうという問題点があった。

従って、本発明は、ビットシフト型同期検出の長所と並
列処理型同期検出の長所とを合わせ持つとともに回路規
模の小さい同期検出回路を実現することを目的とする。

〔課題を解決するための手段〕

上記の目的を達成するために為された本発明の同期検出
回路では、第１図に原理的に示すように、入力信号の最
初の段階でｎ（ｎ≠１）ビットの並列信号に展開し、こ
のｎビットの並列信号をに系列用いてクロック毎にシフ
トしフレーム同期信号ビット数をｍ　（ｍ＞ｎ）とした
ときに少なくともｍ＋ｎ−１ビットの並列信号が発生さ
れるように並列展開ビット数ｎの並列信号回路Ｐ１〜Ｐ
ｋを複数個組み合わせる。そして、フレーム同期信号の
ｍビット毎にフレームパターンと比較するために１ビッ
トづつずらしてｎ個のｍビット比較器Ｃ１−Ｃｍを設け
ることにより同期検出するようにしたものである。

〔作　　　用〕

第１図に示した同期検出回路において、まず入力信号は
並列信号回路Ｐ１によりｎビットの並列信号に展開され
、この並列展開されたｎビットの信号はクロック信号に
より順次並列信号回路Ｐ２→Ｉ）　ｋに送られ、最終的
に少なくとも全ビット数がｍ＋ｎ−１の並列信号が発生
される。そして、このｍ＋ｎ−１ビットの並列信号のう
ちのｍビット分とフレームパターンとを、フレーム同期
信号に対応するｍビットの比較器において比較する。

この場合、比較器はｎ個用意されており、各比較器はｌ
ビットづつシフトしてフレームパターンとの比較を行う
。

従って、並列信号回路ＰＬ−Ｐｋはビットシフト型同期
検出回路を構成し、これによって発生されるｍ＋ｎ−１
ビットを１ビットづつシフトしながらフレームパターン
と比較を行えば、ｎ個の比較器Ｃ１〜Ｃｎのうちのいず
れかにそのフレームパターンＪＩＫｉよれることになり
同期検出を行うことがＣきる。

尚、ｍ＝ｎの場合は第７図の従来例、ｎ＝１は第４図の
従来例に相当するのでｍ＞ｎ−１なる条件を必要とする
。

〔実　施　例〕

第２図は、第１図に原理的に示した本発明の同期検出回
路の一実施例（点線内）を示しており、この実施例では
、フレーム同期信号のビット９１．ｍ＝１６、並列信号
ビット数（比較器数ｎ）＝８（１バイト分）としている
。従って、ｍ＋ｎ−１＝１６＋８−１＝２３となるので
、並列信号回路Ｃ：！ＰＩ−Ｐ３の３段で済むことにな
る。尚１、二の実施例では、並列信号回路Ｐ１〜Ｐ３は
ビットレジスタＢＲを用いている。また、入力信号（１
，８Ｇｂ八）は直／並列変換３Ｓ／Ｐで８ビットの並列
信号に変換してからビットレジスタＰ１に入力しており
、各ビットレジスタＰ１〜Ｐ３のクロック（１，８ＧＩ
Ｉｚの入力クロックを８分周した２２５ＭＨｚのクロッ
ク）は変ｆｆＡ器Ｓ／Ｐから供給されている。

このような実施例の動作を第３図を参照して以Ｆに説明
する。

まず、変換器Ｓ／Ｐで８ビットの並列信号に変換された
入力信号は８ビットレジスタＰ１に琴えられる。そして
、次のクロックＣＬＫで次の８ビット並列信号がピット
レジスタｐｔに与えられるとともにピットレジスタＰ１
にラッチされていた並列信号は次段のピットレジスタＰ
２にラッチされ、更に次のクロックＣＬＫでビットレジ
スタＰ３にランチされる。このように、８ビットづつシ
フトされ、全部で２４ビットの並列ビットデータが発生
される。

比較器ＣＩは、上記の並列ビットの１−１６とフレーム
パターンとを比較し、比較器Ｃ２は並列ビット２〜１７
とフレームパターンとを比較し、このようにして最後の
比較器Ｃ８は並列ビット８〜２３とフレームパターンと
を比較する。尚、ビット２４は特に使用する必要はない
。

この実施例では、フレーム同期パターンカ１６ビットＦ
ｌ−Ｆｌ６であるから、通常であれば１６個の比較器が
必要となるが、ビットレジスタＰ１−Ｐ３によって８ビ
ットづつシフトされて行（ので、比較器は８個あればよ
く、従って第３図に示すように、比較器Ｃ１がＦｌ−Ｆ
ｌ６と同じでなくても８個の比較器の内のいずれか（こ
の実施例では比較器Ｃ３）が必ずフレームパターンと一
致することになることが分かる。

〔発明の効果〕

以」二のように、本発明の同期検出回路によれば、フレ
ーム同期信号ビット数ｍ〉入力信号の並列１１Ｃ間ビッ
ト数ｎ≠１の条件の下に、人力信号のｎビット並列信号
を順次ｎビットづつシフトしてｍ＋ｎ−１なる並列ビッ
ト信号を生成し、この並列信号をｍビット比較器をｎ個
用いてｌビットづつシフトしてフレームパターンとの比
較を行うことにより同期検出を行うように構成したので
、フレーム同期信号のビット数ｍより少ない数ｎの比較
器を用いればよく、全体の並列ビット数もｍ＋ｎ−１＜
２ｍ−１と少なくなる。

例えば、ｍ＝１６、ｎ＝８としたとき、第７図ではラッ
チする並列ビット数が３１となり、比較器を１６個必要
としたが、本発明では並列ビット数が２３でよく、比較
器も８個で済むことになり、半分程度の回路規模で同等
の効果を得ることができることになる。

【図面の簡単な説明】

第１図は本発明に係る同期検出回路の原理ブロック図、 第２図は本発明に係る同期検出回路の一実施例を示す回
路図、 第３図は本発明の実施例の動作を説明するための図、 第４図乃至第８図は従来の同期検出回路を説明するため
の図、である。 第１図において、 Ｐｌ−Ｐｋ・・・並列信号回路、 ０１〜Ｃｎ・・・比較器、 ｍ・・・フレーム同期信号のビット数、ｎ・・・入力信
号の並列展開ビット数。 尚、図中、同一符号は同−又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. 　入力信号の並列展開ビット数ｎ（ｎ≠１）の並列信号
   回路（Ｐ１〜Ｐｋ）を複数個組み合わせてクロック毎に
   ｎビットづつシフトすることにより少なくとも全ビット
   数ｍ（ｍはフレーム同期信号ビット数でｍ＞ｎ）＋ｎ−
   １の並列ビット信号を発生し、ｍビット毎にフレームパ
   ターンと比較するために１ビットづつシフトしてｎ個の
   ｍビット比較器（Ｃ１〜Ｃｎ）を設けたことを特徴とす
   る同期検出回路。