JPH02214319A - ディジタルａｇｃ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、ディジタル伝送系において受信信号レベル
を自動的に一定値に保つディジタルＡＧＣ回路に関する
ものである。

（従来の技術） 第２図は例えば特公昭６３−４２９６３号公報に示され
た従来のディジタルＡＧＣ（自動利得制御）回路を示す
ブロック図であり、図において、（１）　は入力信号の
利得を可変増幅する可変利得増幅器、（２）は該可変利
得増幅器（１）の出力信号を全波整流する全波整流回路
、（３）は予め定められた基準電圧ｖｒＡと上記全波整
流回路（２）の全波整流の出力信号とを比較するコンパ
レータ、（４）　は該可変利得増幅器（１）の出力信号
をアナログ／ディジタル（以下＾／Ｄ　）変換する＾／
Ｄ変換器、（５）は該＾／Ｄ変換器（４）の出力の一定
時間について平均値の演算処理をする演算器、（６）は
該コンパレータ（３）　と該演算器（５）との出力を選
択するセレクタ、（７）は該セレクタ（６）の出力と該
演算器（５）の出力とによりカウントアツプ、カウント
ダウンを行なうアップダウンカウンタ、（８）は該コン
パレータ（３）の出力と該演算器（５）の出力の論理和
条件をとるオア回路、（９）は該オア回路（８）の出力
によってトリガがかかるタイマ、（１０）は該タイマ（
９）の出力と該演算器（５）の出力とによってセット−
リセットを行なうセット−リセット（以下、Ｒ５）　・
フリップフロップである。

次に、上記構成に基づ〈従来のディジタルＡＧＣ回路の
動作について説明する。可変利得増幅器（１）は入力信
号に対しアップダウンカウンタ（７）の出力コードに対
応した利得を設定する。ここで可変利得増幅器（１）の
初期設定利得を最大利得とする。すなわちアップダウン
カウンタ（７）の出力コードが“Ｏ”のとき最大利得で
、出力コード最大のとき最小利得となる。可変利得増幅
器（１）の出力信号は全波整流回路（２）を通してコン
パレータ（３）　に入力され基準電圧ＶｒＡと比較され
る。コンパレータ（３）は入力信号が基準電圧ｖｒＡよ
り大きい場合に論理値“１“を出力し、セレクタ（６）
を介してアップダウンカウンタ（７）のカウントアツプ
入力に与える。アップダウンカウンタ（７）はコンパレ
ータ（３）の出力が“１”になる毎にカウントアツプを
行ない、可変利得増幅器（りの利得を下げていく（ピー
クＡＧＣモード）。

一方、可変利得増幅器（１）の出力は、Ａ／Ｄ変換器（
４）　によってディジタル値に変換され演算器（５）に
送られる。演算器（５）は入力信号の一定時間における
平均値をとり、その値がダイナミックレンジを基準とす
る有意レベルに満たない場合は有意レベル信号を“ＯＮ
としてＲＳフリップフロップ（１０）及びアップダウン
カウンタ（７）　をリセットする。上記演算器（５）　
における入力信号の平均値が有意レベルを超えた場合に
おいて、有意レベル信号を１”とし、同時に一定レベル
の閾値である基準電圧ＶｒＤ　　（前記コンパレータ（
３）に入力されるアナログ電圧値の基準電圧し、に対応
するディジタル電圧値）を超える時にはカウントアツプ
信号を”１”とすると共に、超えない場合にはカウンタ
ダウン信号を“１”とする、このカウントアツプ信号、
カウントダウン信号は入力信号の平均値に基づいて出力
されるので雑音等に影響されに＜＜、ゆフくりとした変
化をする。

有意レベル信号が“１′″またはコンパレータ（３）の
出力が“１”になるとオア回路（８）の出力であるトリ
ガ信号゛が“１“となりタイマ（９）　にトリガがかか
る。タイマ（９）は一定時間Ｔの後に出力を“１”とし
ＲＳフリップフロップ（ｌＯ）をセット状態にしてセレ
クト信号を“１”とする。セレクタ（６）はセレクト信
号が“ＯＮのときコンパレータ（３）の出力を選択して
出力し、セレクト信号が“１”のとき演算器（５）のカ
ウントアツプ信号を選択して出力する。

すなわち、従来のディジタルＡＧＣ回路は、無信号時（
有意レベル信号“０”）にはリセット状態で最大利得を
持ち、信号入力時（有意レベル信号“１”には上記最大
利得以下の利得を有する。

この信号入力時に出力信号が一定レベル以上であ）て、
トリガ信号がタイマ（９）に入力されてからタイマ（９
）の設定時間Ｔまでの間では、コンパレータ（３）の出
力によってカウントアツプし急激に利得を下げていく（
ピークＡＧＣモード）。このとき、有意レベル信号また
はコンパレータ（３）の出力が０１”となるとタイマ（
９）がセットされる。このタイマ（９）は最後にトリガ
信号が“１”となった時刻から時間Ｔの後にセレクト信
号を“０″から“１″とし、アップダウンカウンタ（７
）は演算器（５）のカウントアツプ信号、カウントダウ
ン信号によりカウントアツプ、カウントダウンが行なわ
れ、可変利得増幅器（１）の利得は平均値によりゆっく
りと制御される（平均値ＡＧＣモード）。

〔発明が解決しようとする課題〕

従来のディジタルＡＧＣ回路は以上の様に構成されてい
るので、ピークＡＧＣモードから平均値ＡＧＣモードへ
の切り換えにタイマの遅延時間Ｔがかかり引き込み時間
が長くなるという課題があった。

この発明は上記のような課題を解消するためになされた
もので、ピークＡＧＣモードからただちに平均値ＡＧＣ
モードへ切り換えることができ、引き込み時間の短いデ
ィジタルＡＧＣ回路を得ることを目的とする。

（課題を解決するための手段） この発明に係るディジタルＡＧＣ回路は、可変利得増幅
器からの出力信号をディジタル値に変換し、該変換され
た出力信号をディジタルコンパレータにて基準電圧と比
較して２値化信号を出力し、該２値化信号をレジスタに
格納し、上記ディジタルコンパレータの現在の２値化信
号値と該２値化信号出力前のレジスタに格納された２値
化信号値との排他的論理和条件を加算器にて求め、該加
算器の有意・無意の出力に基づきピークＡＧＣモードと
平均値ＡＧＣモードとをセレクタにて選択し、該選択結
果に基づいて入力信号の可変利得制御を行なうものであ
る。

〔作用〕

この発明におけるディジタルＡＧＣ回路は、出力信号の
ディジタル値を各パルス毎に基準電圧と比較して２値化
信号として出力し、この２値化信号を各パルス毎に現在
のパルスと前回のパルスを比較して排他的論理和条件を
求め、該排他的論理和条件結果に基づいてピークＡＧＣ
モードと平均値ＡＧＣモードとを選択する構成を採った
ことから、ＡＧＣ制御の収束判断を各パルスレベルで行
なえることとなり、ピークＡＧＣモードから平均ＡＧＣ
モードへの切り換えを短い引き込み時間で行なう。

（実施例〉 以下、この発明の一実施例を第１図に基づいて説明する
。この第１図は本実施例に係るディジタルＡＧＣ回路の
構成回路図を示し、同図においして本実施例に係るディ
ジタルＡＧＣ回路は、入力信号の利得を可変増幅する可
変利得増ｍ器（］）と、該可変利得増幅器（１）の利得
を制御するアップダウンカウンタ（７）と上記可変利得
増幅器（１）の出力信号をディジタル信号に変換するＡ
／Ｄ変換器（４）と、該Ａ／Ｄ変換器（４）の出力信号
を基準電圧Ｖ、。と比較するディジタルコンパレータ（
１１）と、該ディジタルコンパレータ（１１）の出力信
号を格納するレジスタ（１２）と、上記ディジタルコン
パレータ（１２）の現在の出力信号と該出力信号以前の
レジスタ（１２）に格納された出力信号との排他的論理
和条件を求める加算器（１３）と、上記Ａ／Ｄ変換器（
４）から出力される出力信号の一定時間における平均値
を求める演算処理を行ない、有意レベル以下のとき有意
レベル信号″０１を出力しかつ有意レベル以上のときに
上記基準電圧ＶｒＤの大小に応じてカウントアツプ信号
またはカウントダウン信号を出力する演算器（５）と、
上記加算器（１３）の出力でセットされ、有意レベル信
号“０″でリセットされるＲＳフリップフロップ（１０
）と、該ＲＳフリップフロップ（１Ｇ）の出力の有無に
応じて上記ディジタルコンパレータ（１１）の出力信号
又はカウントアツプ信号のうちいずれかを択一的に選択
するセレクタ（６）とを備え、該セレクタ（６）の選択
に基づきディジタルコンパレータ（１１）の出力信号が
選択された場合にはピークＡＧＣモードで上記アップダ
ウンカウンタ（７）　を動作させ、他方上記演算器（５
）のカウントアツプ信号が選択された場合には平均値Ａ
ＧＣモードで上記アップダウンカウンタ（７）　を動作
させて入力信号に対する利得を帰還制御するものである
。

次に、上記構成に基づく本実施例の動作について説明す
る。可変利得増幅器（１）は入力信号に対してアップダ
ウンカウンタ（７）の出力コードに対応した利得を設定
する。ここで可変利得増幅器（１）の初期設定利得は最
大利得とする。すなわち、アップダウンカウンタ（７）
の出力コードが“０”のとき最大利得で出力コード最大
のとき最小利得となる。可変利得増幅器（１）の出力信
号はＡ／Ｄ変換器（４）　によってディジタル信号に変
換され、ディジタルコンパレータ（１１）に入力される
。

ディジタルコンパレータ（１１）は基準電圧ＶｒＤと入
力信号を比較し入力信号が基準電圧Ｖ、より大きい場合
に論理値″１”を出力し、セレクタ（６）を介してアッ
プダウンカウンタ（７）のカウントアップ入力に与える
。アップダウンカウンタ（７）はディジタルコンパレー
タ（１１）の出力が１“になる毎にカウントアツプを行
ない、可変利得増幅器（１）の利得を下げていく（ピー
クＡＧＣモード）。

一方、＾／Ｄ変換器（４）の出力は演算器（５）　に送
られる。演算器（５）は入力信号の一定時間における平
均値をとり、この平均値が有意レベル（ディジタルＡＧ
Ｃ回路のダイナミックレンジ内のレベル）に満たない場
合は有意レベル信号を“Ｏ″としてＲＳフリップフロッ
プ（ｌＯ）及びアップダウンカンタ（７）をリセットす
る。入力信号の平均値が有意レベルを超えた場合には有
意レベル信号を“１”とし、同時に一定レベルの閾値と
して定められる基準電圧ＶｒＤを超える時にはカウント
アツプ信号、上記基準電圧ＶｒＤを超えない時には、カ
ウントダウン信号をそれぞれ′１″とする。このカウン
トアツプ信号、カウントダウン信号は入力信号の平均値
に基づいて出力されるので雑音等に影響されにくくゆっ
くりとした変化をする（平均値ＡＧＣモード）。

次に、ディジタルコンパレータ（１１）の現在の出力と
レジスタ（１２）に格納されている１パルス前のディジ
タルコンパレータ（１１）の出力とは、加算器（１３）
に各々入力され、「０＋０冨０」、「Ｏ＋１＝１」、ｒ
ｌ＋ｏ−ＩＪ、ｒｌ＋１＝ｏ」なる排他論理和条件の加
算が行なわれ、その出力はＲＳフリップフロップ（ｌＯ
）のセット入力に送られる。

この加算器（１３）の出力は、結局＾／Ｄ変換器（４）
の出力信号が基準電圧ＶｒＤより大きい状態がＮ１続し
ている限り“０“となり、さらに基準電圧ＶｒＤより小
さいとディジタルコンパレータ（１１）で判断された時
点で初めて１“となりＲＳフリップフロップ（１０）を
セットしてセレクト信号を“１”とする、セレクタ（６
）　はセレクト信号が“Ｏ”のときディジタルコンパレ
ータ（１１）の出力を選択して出力してピークＡＧＣモ
ードで制御し、セレクト信号が“１”のとき演算器（５
）のカウントアツプ信号を選択し出力して平均値ＡＧＣ
モードで制御する。

すなわち本実施例に係るディジタルＡＧＣ回路は無信号
時には有意レベル信号″０”でアップダウンカウンタ（
７）　はリセット状態であり、有意レベル信号が“１”
になると、ディジタルコンパレータ（１１）の出力によ
るカウントアツプで可変利得増幅器（１）の利得が下げ
られていく（ピークＡＧＣモード）。

そして、＾１０変換器（４）の出力が基準電圧ＶｒＤを
下回った時点で加算器（１３）から出力“１“がＲＳフ
リップフロップ（ｌＯ）に送られる。そのためＲＳフリ
ップフロップ（ｌＯ）がセットされてセレクタ（６）は
演算器（５）のカウントアツプ信号を選択する。

アップダウンカウンタ（７）　は演算器（５）のカウン
トアツプ信号とカウントダウン信号によって制御される
（平均値ＡＧＣモード）。

なお、上記実施例では、ディジタルコンパレータの出力
の符号変化をレジスタと加算器によって検出したが、同
様の働きをする演算器を用いても良い。

（発明の効果） 以上のように、この発明によれば可変利得増幅器からの
出力信号をディジタル値に変換し、該変換された出力信
号をディジタルコンパレータにて基準電圧と比較して２
値化信号を出力し、該２値化信号をレジスタに格納し、
上記ディジタルコンパレータの現在の２値化信号値と該
２値化信号出力前のレジスタに格納された２値化信号値
との排他的論理和条件を加算器にて求め、該加算器の有
意・無意の出力に基づきピークＡＧＣモードと平均値Ａ
ＧＣモードとをセレクタにて選択し、該選択結果に基づ
いて入力信号の可変利得制御を行なう構成を採ったこと
からピークＡＧＣモードによフて出力レベルが基準レベ
ルへ到達した時点を直ちに検出して平均値ＡＧＣモード
に入れるため引き込み時間の短い利得制御を行なことが
できるという効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例に係るディジタルＡＧＣ回
路の構成回路ブロック図、第２図は従来のディジタルＡ
ＧＣ回路の構成回路ブロック図を示す。 （１）・・・可変利得増幅器 （２）・・・全波整流回路 （３）　・・・コンパレータ （４）・・・Ａ／Ｄ変換器 （５）・・・演算器 （６）・・・セレクタ （７）・・・アップダウンカウンタ （８）・・・オア回路 （９）・・・タイマ （１０）・・・ＲＳフリップフロップ （１１）・・・ディジタルコンパレータ（１２）・・・
レジスタ （１３）・・・加算器 なお、各図中、同一符号は同−又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. 入力信号を可変利得増幅器にて利得制御し、該可変利得
   増幅器の出力信号をアナログ／ディジタル変換器にてデ
   ィジタル信号に変換し、該変換されたディジタル信号に
   基づいて、利得増減の信号を演算器にて演算し、該利得
   増減の信号に基づいて上記可変利得増幅器に帰還制御を
   行なうディジタルＡＧＣ回路において、上記アナログ／
   ディジタル変換器のディジタル信号を予め定められた基
   準電圧と比較して２値化信号を出力するディジタルコン
   パレータと、該ディジタルコンパレータの２値化信号を
   格納するレジスタと、上記ディジタルコンパレータの現
   在の２値化信号値と該２値化信号出力前の上記レジスタ
   に格納された２値化信号値との排他的論理和条件を求め
   る加算器と、該加算器の有意・無意の各出力に基づきピ
   ークＡＧＣモードと平均値ＡＧＣモードとを選択するセ
   レクタとを備え、該セレクタの選択結果に基づき上記可
   変利得増幅器を帰還制御することを特徴とするディジタ
   ルＡＧＣ回路。