JPH0221660B2 - - Google Patents
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- Publication number
- JPH0221660B2 JPH0221660B2 JP57067300A JP6730082A JPH0221660B2 JP H0221660 B2 JPH0221660 B2 JP H0221660B2 JP 57067300 A JP57067300 A JP 57067300A JP 6730082 A JP6730082 A JP 6730082A JP H0221660 B2 JPH0221660 B2 JP H0221660B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- type
- semiconductor
- substrate
- diode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/854—Complementary IGFETs, e.g. CMOS comprising arrangements for preventing bipolar actions between the different IGFET regions, e.g. arrangements for latchup prevention
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は相補型MIS半導体集積回路装置に関す
るものである。
るものである。
従来、電池駆動される電子式腕時計用回路は、
その消費電力が少ないことから、相補型MIS論理
回路で構成されるものである。この相補型MIS型
論理回路のうち、論理回路用と表示回路用との電
源電圧が異なるものにおいては、従来、二つの電
源を用いるか、あるいは論理回路用の電源電圧を
昇圧回路を用いて昇圧し、表示回路用の電源電圧
を得るものが知られている。この昇圧回路として
は、一般にシエンケル型昇圧回路が用いられ、こ
の回路はダイオードを必要とする。
その消費電力が少ないことから、相補型MIS論理
回路で構成されるものである。この相補型MIS型
論理回路のうち、論理回路用と表示回路用との電
源電圧が異なるものにおいては、従来、二つの電
源を用いるか、あるいは論理回路用の電源電圧を
昇圧回路を用いて昇圧し、表示回路用の電源電圧
を得るものが知られている。この昇圧回路として
は、一般にシエンケル型昇圧回路が用いられ、こ
の回路はダイオードを必要とする。
ところで、従来、相補型MIS論理回路装置にお
いては、必然的に形成される寄生ダイオードの逆
特性を利用し、MISFETのゲート絶縁破壊の防
止に供せられることはある。しかし、相補型MIS
半導体集積回路装置内にダイオードを形成し、こ
れを順バイアスで動作させることは半導体基板
（ｎ）、ウエル領域（ｐ）、ウエル内に形成された
n+領域および基板表面部に形成されたｐ型領域
（接地）により生じるサイリスタ効果によつて、
回路の誤動作、あるいは素子の破壊をきたすおそ
れがあるため、相補型MIS半導体集積回路を設計
するうえで特に避けるべきこととされていた。ま
た、ウエル領域に接合ダイオードを形成すると、
基板をコレクタとする寄生トランジスタが構成さ
れることにより、基板に漏れ電流が流れ電力損失
が生じるので、低消費電力という相補型MIS論理
回路の利点を活かすことができないと考えられて
いた。
いては、必然的に形成される寄生ダイオードの逆
特性を利用し、MISFETのゲート絶縁破壊の防
止に供せられることはある。しかし、相補型MIS
半導体集積回路装置内にダイオードを形成し、こ
れを順バイアスで動作させることは半導体基板
（ｎ）、ウエル領域（ｐ）、ウエル内に形成された
n+領域および基板表面部に形成されたｐ型領域
（接地）により生じるサイリスタ効果によつて、
回路の誤動作、あるいは素子の破壊をきたすおそ
れがあるため、相補型MIS半導体集積回路を設計
するうえで特に避けるべきこととされていた。ま
た、ウエル領域に接合ダイオードを形成すると、
基板をコレクタとする寄生トランジスタが構成さ
れることにより、基板に漏れ電流が流れ電力損失
が生じるので、低消費電力という相補型MIS論理
回路の利点を活かすことができないと考えられて
いた。
以上のことから、従来は二つの電池を時計に内
蔵させるか、あるいは時計用相補型MIS半導体集
積回路の外部回路として昇圧回路を構成して一電
源により行なうものであつた。このため、特に実
装スペースが限られる電子式腕時計においては上
記一電源方式あるいは二電源方式のいずれも実装
スペースの点で問題があつた。
蔵させるか、あるいは時計用相補型MIS半導体集
積回路の外部回路として昇圧回路を構成して一電
源により行なうものであつた。このため、特に実
装スペースが限られる電子式腕時計においては上
記一電源方式あるいは二電源方式のいずれも実装
スペースの点で問題があつた。
本発明は上記問題を解決すべくなされたもので
この目的はスイツチング素子として作用するダイ
オードが構成された相補型MIS半導体集積回路装
置においてサイリスタ効果を防止することにあ
る。
この目的はスイツチング素子として作用するダイ
オードが構成された相補型MIS半導体集積回路装
置においてサイリスタ効果を防止することにあ
る。
上記目的を達成するために、本発明によれば、
相補型MIS半導体集積回路装置において、ｎ型半
導体基板の一部に形成されたｐ型ウエル領域と該
ｐ型ウエル領域内に形成されたｎ型領域とを有
し、これらｐ型ウエル領域とｎ型領域との間に形
成されるpn接合が順バイアスされる可能性のあ
るpn接合ダイオードと前記ウエル領域から離間
して前記半導体基板に形成され、前記基板と同一
電位とされるｐ型の第１の半導体領域とを有し前
記pn接合ダイオードが形成された前記ウエル領
域と前記第１の半導体領域との間のｎ型半導体基
板領域に前記基板に対し逆バイアスされるｐ型の
第２の半導体領域を形成し、かつ該第２の半導体
領域内に前記第２の半導体領域に対し逆バイアス
されるｎ型の第３の半導体領域を形成して成るこ
とを特徴とする。
相補型MIS半導体集積回路装置において、ｎ型半
導体基板の一部に形成されたｐ型ウエル領域と該
ｐ型ウエル領域内に形成されたｎ型領域とを有
し、これらｐ型ウエル領域とｎ型領域との間に形
成されるpn接合が順バイアスされる可能性のあ
るpn接合ダイオードと前記ウエル領域から離間
して前記半導体基板に形成され、前記基板と同一
電位とされるｐ型の第１の半導体領域とを有し前
記pn接合ダイオードが形成された前記ウエル領
域と前記第１の半導体領域との間のｎ型半導体基
板領域に前記基板に対し逆バイアスされるｐ型の
第２の半導体領域を形成し、かつ該第２の半導体
領域内に前記第２の半導体領域に対し逆バイアス
されるｎ型の第３の半導体領域を形成して成るこ
とを特徴とする。
本発明の具体的実施例を説明するに際し、本発
明者によつて予め完成せられたサイリスタ防止構
造を第１図と第２図について説明する。
明者によつて予め完成せられたサイリスタ防止構
造を第１図と第２図について説明する。
第１図、第２図において、相補型MIS半導体集
積回路にスイツチング素子として作用するダイオ
ードを構成するにあたり、ｎ型半導体基板１に形
成されたｐ型ウエル（well）領域２にn+領域３
を形成することにより接合ダイオードＤを得る。
なお、上記ウエル領域２にコンタクトを得るため
のp+領域４を形成し、このp+領域４とn+領域３
に電極を設けてこの間にダイオードを得る。
積回路にスイツチング素子として作用するダイオ
ードを構成するにあたり、ｎ型半導体基板１に形
成されたｐ型ウエル（well）領域２にn+領域３
を形成することにより接合ダイオードＤを得る。
なお、上記ウエル領域２にコンタクトを得るため
のp+領域４を形成し、このp+領域４とn+領域３
に電極を設けてこの間にダイオードを得る。
５はp+拡散層で接地されている。そして、７
は寄生サイリスタ効果を防止するために上記ウエ
ル２とp+拡散層との間に設けたn+拡散層で、接
地されている。
は寄生サイリスタ効果を防止するために上記ウエ
ル２とp+拡散層との間に設けたn+拡散層で、接
地されている。
このn+拡散層を設けかつこれを接地すること
により、接合ダイオードに順方向バイアスが加わ
つてウエル２内のn+拡散層３からウエル２へキ
ヤリアが注入され、その一部がウエル２と半導体
基板１で構成される接合を越えて基板１に収集さ
れる場合においても、n+拡散層によりp+拡散層
に流れんとするキヤリアを吸収するので、p+拡
散層６、ｎ型半導体基板１、ｐ型ウエル２により
構成されるpnp型寄生トランジスタがターンオン
するのを防止することができる。したがつて、接
合ダイオードが順バイアスされてもサイリスタ効
果は生じない。本発明はこのような構造をさらに
変形したもので、具体的実施例を第３図および第
４図を参照に説明する。
により、接合ダイオードに順方向バイアスが加わ
つてウエル２内のn+拡散層３からウエル２へキ
ヤリアが注入され、その一部がウエル２と半導体
基板１で構成される接合を越えて基板１に収集さ
れる場合においても、n+拡散層によりp+拡散層
に流れんとするキヤリアを吸収するので、p+拡
散層６、ｎ型半導体基板１、ｐ型ウエル２により
構成されるpnp型寄生トランジスタがターンオン
するのを防止することができる。したがつて、接
合ダイオードが順バイアスされてもサイリスタ効
果は生じない。本発明はこのような構造をさらに
変形したもので、具体的実施例を第３図および第
４図を参照に説明する。
この実施例はサイリスタ防止用の拡散層として
ｐ型半導体領域２ａ（ウエル２と同時に形成する
ことができる。）を形成し、このｐ型半導体領域
２ａを電源電圧端子（−VDD）に接続してなるも
のである。こうすることによりn+拡散層７をｐ
型半導体領域２ａ内に形成し、それ自体を接地ラ
インの配線として利用することができ、他の配線
８ｂと支障なくクロスさせることが可能となる。
従つて、配線パターンの設計自由度を損うことな
く本発明を実施することができる。
ｐ型半導体領域２ａ（ウエル２と同時に形成する
ことができる。）を形成し、このｐ型半導体領域
２ａを電源電圧端子（−VDD）に接続してなるも
のである。こうすることによりn+拡散層７をｐ
型半導体領域２ａ内に形成し、それ自体を接地ラ
インの配線として利用することができ、他の配線
８ｂと支障なくクロスさせることが可能となる。
従つて、配線パターンの設計自由度を損うことな
く本発明を実施することができる。
第３図および第４図の図面から明らかなよう
に、本実施例によれば、基板１とｐ型領域２ａと
の間のpn接合は逆バイアスされるので、寄生pnp
トランジスタのベース領域（ｎ型基板１）に注入
される少数キヤリアがこのｐ型領域２ａに吸収さ
れることとなる。しかも、この時、n+型領域７
とｐ型領域２ａとの間のpn接合と逆バイアスさ
れるので、このｐ型領域２ａの挿入によつてサイ
リスタを発生させることなく、n+型領域７を配
線として利用できる。
に、本実施例によれば、基板１とｐ型領域２ａと
の間のpn接合は逆バイアスされるので、寄生pnp
トランジスタのベース領域（ｎ型基板１）に注入
される少数キヤリアがこのｐ型領域２ａに吸収さ
れることとなる。しかも、この時、n+型領域７
とｐ型領域２ａとの間のpn接合と逆バイアスさ
れるので、このｐ型領域２ａの挿入によつてサイ
リスタを発生させることなく、n+型領域７を配
線として利用できる。
以上説明したように、本発明によればスイツチ
ング素子として動作するダイオードを相補型MIS
半導体集積回路に支障なく構成することができる
ので、本発明を例えば電子式腕時計に適用した場
合、昇圧回路を集積回路内に形成でき一電源一チ
ツプの論理回路が得られる。したがつて、装置の
小型化を図ることができ、集装スペース、および
コストの面で極めて大きな効果が得られる。
ング素子として動作するダイオードを相補型MIS
半導体集積回路に支障なく構成することができる
ので、本発明を例えば電子式腕時計に適用した場
合、昇圧回路を集積回路内に形成でき一電源一チ
ツプの論理回路が得られる。したがつて、装置の
小型化を図ることができ、集装スペース、および
コストの面で極めて大きな効果が得られる。
なお、本発明はバイアスの極性をすべて逆にす
ればｐ型半導体を基板とする相補型MIS半導体集
積回路にも適用することができることはいうまで
もない。
ればｐ型半導体を基板とする相補型MIS半導体集
積回路にも適用することができることはいうまで
もない。
また、本発明は相補型MIS半導体集積回路にス
イツチングダイオードを構成する場合にすべて適
用し得るもので、電子式腕時計に適用範囲が限定
されることはない。
イツチングダイオードを構成する場合にすべて適
用し得るもので、電子式腕時計に適用範囲が限定
されることはない。
第１図、第２図は本発明者が検討した半導体集
積回路装置の構造を示し、第１図は断面図、第２
図は部分断面斜視図である。第３図、第４図は本
発明の実施例を示すもので、第３図は断面図（Ａ
−Ａ視）、第４図は配線、半導体領域の平面的位
置を示す平面図である。 １……ｎ型半導体基板、２，２ａ……ｐ型半導
体ウエル、３……ダイオード形成用n+拡散層、
４……コンタクト用p+型拡散層、５……接地p+
拡散層、６……絶縁膜、７……サイリスタ効果発
生防止用n+拡散層、８ａ……接地ライン配線膜、
８ｂ……クロスオーバー配線膜、８ｃ……電源端
子接続用配線膜。
積回路装置の構造を示し、第１図は断面図、第２
図は部分断面斜視図である。第３図、第４図は本
発明の実施例を示すもので、第３図は断面図（Ａ
−Ａ視）、第４図は配線、半導体領域の平面的位
置を示す平面図である。 １……ｎ型半導体基板、２，２ａ……ｐ型半導
体ウエル、３……ダイオード形成用n+拡散層、
４……コンタクト用p+型拡散層、５……接地p+
拡散層、６……絶縁膜、７……サイリスタ効果発
生防止用n+拡散層、８ａ……接地ライン配線膜、
８ｂ……クロスオーバー配線膜、８ｃ……電源端
子接続用配線膜。
Claims (1)
- 【特許請求の範囲】 １ ｎ型半導体基板の一部に形成されたｐ型ウエ
ル領域と該ｐ型ウエル領域内に形成されたｎ型領
域とを有し、これらｐ型ウエル領域とｎ型領域と
の間に形成されるpn接合が順バイアスされる可
能性のあるpn結合ダイオードと、前記ウエル領
域から離間して前記半導体基板に形成され、前記
基板と同一電位とされるｐ型の第１の半導体領域
とを有し、前記pn接合ダイオードが形成された
前記ウエル領域と前記第１の半導体領域との間の
ｎ型半導体基板領域に前記基板に対し逆バイアス
されるｐ型の第２の半導体領域を形成し、かつ該
第２の半導体領域内に前記第２の半導体領域に対
し逆バイアスされるｎ型の第３の半導体領域を形
成して成ることを特徴とする相補型MIS半導体集
積回路装置。 ２ 前記ｎ型の第３の半導体領域は配線の一部と
して使用されて成ることを特徴とする特許請求の
範囲第１項記載の相補型MIS半導体集積回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57067300A JPS5844763A (ja) | 1982-04-23 | 1982-04-23 | 相補型ｍｉｓ半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57067300A JPS5844763A (ja) | 1982-04-23 | 1982-04-23 | 相補型ｍｉｓ半導体集積回路装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50048666A Division JPS51124385A (en) | 1975-04-23 | 1975-04-23 | Complementary type mis semiconductor integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5844763A JPS5844763A (ja) | 1983-03-15 |
| JPH0221660B2 true JPH0221660B2 (ja) | 1990-05-15 |
Family
ID=13341006
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57067300A Granted JPS5844763A (ja) | 1982-04-23 | 1982-04-23 | 相補型ｍｉｓ半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5844763A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51124385A (en) * | 1975-04-23 | 1976-10-29 | Hitachi Ltd | Complementary type mis semiconductor integrated circuit |
-
1982
- 1982-04-23 JP JP57067300A patent/JPS5844763A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5844763A (ja) | 1983-03-15 |
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