JPH02218149A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JPH02218149A JPH02218149A JP3911689A JP3911689A JPH02218149A JP H02218149 A JPH02218149 A JP H02218149A JP 3911689 A JP3911689 A JP 3911689A JP 3911689 A JP3911689 A JP 3911689A JP H02218149 A JPH02218149 A JP H02218149A
- Authority
- JP
- Japan
- Prior art keywords
- wiring pattern
- insulating film
- layer wiring
- semiconductor substrate
- hole
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 58
- 238000004519 manufacturing process Methods 0.000 title claims description 10
- 239000010410 layer Substances 0.000 claims abstract description 58
- 239000000758 substrate Substances 0.000 claims abstract description 32
- 239000011229 interlayer Substances 0.000 claims abstract description 23
- 239000000463 material Substances 0.000 claims description 4
- 230000008020 evaporation Effects 0.000 claims description 3
- 238000001704 evaporation Methods 0.000 claims description 3
- 239000012212 insulator Substances 0.000 claims 1
- 230000010354 integration Effects 0.000 abstract description 7
- 230000008878 coupling Effects 0.000 abstract 1
- 238000010168 coupling process Methods 0.000 abstract 1
- 238000005859 coupling reaction Methods 0.000 abstract 1
- 238000009413 insulation Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000007740 vapor deposition Methods 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 239000008188 pellet Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体基板上に配線パターンを多層構造で
形成したＩＣなどの半導体装置およびその製造方法に関
するものである。
形成したＩＣなどの半導体装置およびその製造方法に関
するものである。
リニヤＩＣやＭＯＳ ・ＩＣなどのＩＣＣペレット１
枚の半導体基板に複数の半導体素子や抵抗・コンデンサ
等を含む回路構成要素を形成し、これら回路構成要素を
半導体基板上に絶縁膜を介して形成したＡＩ蒸着膜など
による配線パターンで電気的に接続した構造が一般的で
ある。この半導体基板上の配線パターンは増々高集積度
化が要求され、この要求に応じるため配線パターンを絶
縁膜を介して多層に形成されることが多くなっている。
枚の半導体基板に複数の半導体素子や抵抗・コンデンサ
等を含む回路構成要素を形成し、これら回路構成要素を
半導体基板上に絶縁膜を介して形成したＡＩ蒸着膜など
による配線パターンで電気的に接続した構造が一般的で
ある。この半導体基板上の配線パターンは増々高集積度
化が要求され、この要求に応じるため配線パターンを絶
縁膜を介して多層に形成されることが多くなっている。
例えば配線パターンを２層に形成した半導体装置の一例
を第１１図に、その製造過程を第１２図ないし第１９図
に示し、これを説明すると次の通りである。
を第１１図に、その製造過程を第１２図ないし第１９図
に示し、これを説明すると次の通りである。
第１１図において、（１）は半導体基板、（２）〜（５
）は半導体基板（１）上に順次に積層形成された絶縁膜
、下層配線パターン、層間絶縁膜、上層配線パターンで
ある。
）は半導体基板（１）上に順次に積層形成された絶縁膜
、下層配線パターン、層間絶縁膜、上層配線パターンで
ある。
即ち、先ず、第１２図に示すように、予め回路構成要素
（６）を形成した半導体基板（１）を用意する。次に、
第１３図に示すように、半導体基１ｆｆｌ（１）上にＣ
ＶＤ （ケミカル・ベーパー・デポジション）により
酸化膜（ＳｉＯｚ ）や窒化膜（Ｓｉ３ Ｎ ４ ）な
どの絶縁膜（２）を形成し、続いて、第１４図に示すよ
うに、絶１ｉ１１ｉ１（２）の半導体基板（１）の回路
構成要素（６）の電極部分に相当する部分をＰＲ（フォ
ト・リソグラフィ）にて選択的に除去してコンタクトホ
ール（７）を形成させる。次に、第１５図に示すように
、半導体基板（１）上の全面にＡｌ蒸着ＰＡ（３’）を
形成し、その後、第１６図に示すように、＾ｌ蒸着膜（
３゛）をＰＲでパターニングさせて所望の下層配線パタ
ーン（３）を、絶縁膜（２）上とコンタクト部（７）か
ら露呈する半導体基板（１）上の選択された部分に形成
させる。次に、第１７図に示すように、下層配線パター
ン（３）と絶縁層（２）の露呈部分上にＣｖＤによりリ
ンガラス（ＰＳＧ ）などの層間絶縁膜（４）を形成し
、続いて、第１８図に示すように、層間絶縁膜（４）の
下層配線パターン（３）と後で形成される上層配線パタ
ーン（５）を電気的に接続させる部分に相当する部分を
ＰＲにて選択的に除去してスルーホール（８）を形成さ
せる０次に、第１９図に示すように、層間絶縁ＩＩ！Ｊ
（４）上とコンタクト部（８）から露呈する下層配線
パターン（３）上の選択された部分の全面にＡ／蒸着膜
（５′）を形成し、その後、へｌ蒸着膜（５゛）をＰＩ
？にてパターニングさせて所望の上層配線パターン（５
）を形成して、第１１図に示すような半導体装置を得る
。上層配線パターン（５）と下層配線パターン（３）は
部分的に交叉して配線パターン集積度を大きくしている
。
（６）を形成した半導体基板（１）を用意する。次に、
第１３図に示すように、半導体基１ｆｆｌ（１）上にＣ
ＶＤ （ケミカル・ベーパー・デポジション）により
酸化膜（ＳｉＯｚ ）や窒化膜（Ｓｉ３ Ｎ ４ ）な
どの絶縁膜（２）を形成し、続いて、第１４図に示すよ
うに、絶１ｉ１１ｉ１（２）の半導体基板（１）の回路
構成要素（６）の電極部分に相当する部分をＰＲ（フォ
ト・リソグラフィ）にて選択的に除去してコンタクトホ
ール（７）を形成させる。次に、第１５図に示すように
、半導体基板（１）上の全面にＡｌ蒸着ＰＡ（３’）を
形成し、その後、第１６図に示すように、＾ｌ蒸着膜（
３゛）をＰＲでパターニングさせて所望の下層配線パタ
ーン（３）を、絶縁膜（２）上とコンタクト部（７）か
ら露呈する半導体基板（１）上の選択された部分に形成
させる。次に、第１７図に示すように、下層配線パター
ン（３）と絶縁層（２）の露呈部分上にＣｖＤによりリ
ンガラス（ＰＳＧ ）などの層間絶縁膜（４）を形成し
、続いて、第１８図に示すように、層間絶縁膜（４）の
下層配線パターン（３）と後で形成される上層配線パタ
ーン（５）を電気的に接続させる部分に相当する部分を
ＰＲにて選択的に除去してスルーホール（８）を形成さ
せる０次に、第１９図に示すように、層間絶縁ＩＩ！Ｊ
（４）上とコンタクト部（８）から露呈する下層配線
パターン（３）上の選択された部分の全面にＡ／蒸着膜
（５′）を形成し、その後、へｌ蒸着膜（５゛）をＰＩ
？にてパターニングさせて所望の上層配線パターン（５
）を形成して、第１１図に示すような半導体装置を得る
。上層配線パターン（５）と下層配線パターン（３）は
部分的に交叉して配線パターン集積度を大きくしている
。
ところで、上記半導体装置のスルーホール（８）は、上
層配線パターン（５）の段切れを防止するため、第２０
図に示すように、上部をテーパー状に形成しているが、
下層配線パターン（３）と層間絶縁［％（４）の表面間
の段差が大きくて、依然として上層配線パターン（５）
の段切れが生じ易いという欠点があった。
層配線パターン（５）の段切れを防止するため、第２０
図に示すように、上部をテーパー状に形成しているが、
下層配線パターン（３）と層間絶縁［％（４）の表面間
の段差が大きくて、依然として上層配線パターン（５）
の段切れが生じ易いという欠点があった。
また、スルーホール（８）の上部をテーパーに形成する
と、スルーホール（８）の上端より下端の開口面積が小
さくて、上層配線パターン（５）の電流容量が小さくな
るという欠点があった。尚、上層配線パターン（５）の
電流容量を大きくする°ため、スルーホール（８）の下
端開口面積を大きくすると、それに応じてその上端開口
面積が大きくなり、集積度を低下させたり、上層配線パ
ターン（５）で短絡事故を起し易くなるという問題点が
あった。
と、スルーホール（８）の上端より下端の開口面積が小
さくて、上層配線パターン（５）の電流容量が小さくな
るという欠点があった。尚、上層配線パターン（５）の
電流容量を大きくする°ため、スルーホール（８）の下
端開口面積を大きくすると、それに応じてその上端開口
面積が大きくなり、集積度を低下させたり、上層配線パ
ターン（５）で短絡事故を起し易くなるという問題点が
あった。
この発明は、前記の課題に鑑みて堤案されたもので、こ
の課題を解決するための第１の発明は、半導体基板上に
配線パターンが絶縁膜を介して多層に形成され、下層配
線パターンのコンタクト部と上層配線パターンのコンタ
クト部が層間絶縁膜に形成したスルーホールで電気的に
接続された半導体装置において、下層配線パターンのコ
ンタクト部を山形状に突出形成して層間絶縁膜のスルー
ホール内に嵌入させた半導体装置である。
の課題を解決するための第１の発明は、半導体基板上に
配線パターンが絶縁膜を介して多層に形成され、下層配
線パターンのコンタクト部と上層配線パターンのコンタ
クト部が層間絶縁膜に形成したスルーホールで電気的に
接続された半導体装置において、下層配線パターンのコ
ンタクト部を山形状に突出形成して層間絶縁膜のスルー
ホール内に嵌入させた半導体装置である。
また、第２の発明は、回路構成要素を形成した半導体基
板上に絶縁膜を形成し、この絶縁膜の半導体基板の回路
構成要素の電極部分に相当する部分を除去してコンタク
トホールを形成した後、上記絶縁膜上とコンタクトホー
ルから露呈する半導体基板の回路構成要素の電極部分に
配線パターンを形成するにあたり、絶縁膜上とコンタク
トホールから露呈する半導体基板の回路構成要素の電極
部分に配線パターンより厚くなるようにへ！蒸発膜など
の配線パターン材料を形成し、この配線パターン材料の
厚さをＰＲ等にて選択的に薄くして上層配線パターンと
のコンタクト部を山形状に突出形成した半導体装置の製
造方法である。
板上に絶縁膜を形成し、この絶縁膜の半導体基板の回路
構成要素の電極部分に相当する部分を除去してコンタク
トホールを形成した後、上記絶縁膜上とコンタクトホー
ルから露呈する半導体基板の回路構成要素の電極部分に
配線パターンを形成するにあたり、絶縁膜上とコンタク
トホールから露呈する半導体基板の回路構成要素の電極
部分に配線パターンより厚くなるようにへ！蒸発膜など
の配線パターン材料を形成し、この配線パターン材料の
厚さをＰＲ等にて選択的に薄くして上層配線パターンと
のコンタクト部を山形状に突出形成した半導体装置の製
造方法である。
上記手段により、下層配線パターンと層間絶縁膜の段差
が減少して上層配線パターンのスルーホールでの段切れ
の問題が解決される。下層配線パターンのコンタクト部
を山形状に形成したので、スルーホールを大きくするこ
となく上層配線パターンの電流容量を増大することがで
きる。
が減少して上層配線パターンのスルーホールでの段切れ
の問題が解決される。下層配線パターンのコンタクト部
を山形状に形成したので、スルーホールを大きくするこ
となく上層配線パターンの電流容量を増大することがで
きる。
以下この発明を一実施例に従って説明する。
第１図はこの発明に係る半導体装置の要部断面を示すも
ので、（１１）は半導体基板、（１２）〜（１５）は半
導体基板（１１）上に順次に積層形成された絶縁膜、下
層配線パターン、層間絶縁膜、上層配線パターンである
。（１６）は半導体基板（１工）に形成された回路構成
要素、（１７）は絶縁膜（１２）の半導体基板（１１）
の回路構成要素（１６）の電極部分に相当する部分に形
成されたコンタクトホール、（１８）は層間絶縁膜（１
４）の下層配線パターン（１３）と上層配線パターン（
１５）の電気接続部分に相当する部分に形成されたコン
タクトホール、（１９）は下層配線パターン（１３）の
半導体基板（１１）の回路構成要素（１６）の電極との
コンタクト部、（２ｏ）は下層配線パターン（１３）の
上層配線パターン（１５）とのコンタクト部、（２１）
は上層配線パターン（１５）の下層配線パターン（１３
）とのコンタクト部である。
ので、（１１）は半導体基板、（１２）〜（１５）は半
導体基板（１１）上に順次に積層形成された絶縁膜、下
層配線パターン、層間絶縁膜、上層配線パターンである
。（１６）は半導体基板（１工）に形成された回路構成
要素、（１７）は絶縁膜（１２）の半導体基板（１１）
の回路構成要素（１６）の電極部分に相当する部分に形
成されたコンタクトホール、（１８）は層間絶縁膜（１
４）の下層配線パターン（１３）と上層配線パターン（
１５）の電気接続部分に相当する部分に形成されたコン
タクトホール、（１９）は下層配線パターン（１３）の
半導体基板（１１）の回路構成要素（１６）の電極との
コンタクト部、（２ｏ）は下層配線パターン（１３）の
上層配線パターン（１５）とのコンタクト部、（２１）
は上層配線パターン（１５）の下層配線パターン（１３
）とのコンタクト部である。
この発明の半導体装置の特徴は、下層配線パターン（１
３）の上層配線パターン（１５）とのコンタクト部（２
０）を、下層配線パターン（１３）の上向に対して段差
を持って山形状に突出形成して層間絶縁膜（１４）のス
ルーホール（１Ｂ） 内に嵌入させたことである。この
ように、下層配線パターン（１３）のコンタクト部（２
０）を層間絶縁Ｍ￥［（１４）のスルーホール（１８）
内に嵌入させると、下層配線パターン（１３）と層間絶
縁膜（１４）の段差が減少して上層配線パターン（１５
）の層間絶縁ｉｌ （１４）のスルーホール（１８）で
の段切れの問題が解消される。また、下層配線パターン
（１３）のコンタクト部（２０）を山形状に形成したの
で、スルーホール（１８）を大キ＜スることなく上層配
線パターン（１５）の電流容量を増大することができ、
集積度の低下や短絡事故等の心配がない。
３）の上層配線パターン（１５）とのコンタクト部（２
０）を、下層配線パターン（１３）の上向に対して段差
を持って山形状に突出形成して層間絶縁膜（１４）のス
ルーホール（１Ｂ） 内に嵌入させたことである。この
ように、下層配線パターン（１３）のコンタクト部（２
０）を層間絶縁Ｍ￥［（１４）のスルーホール（１８）
内に嵌入させると、下層配線パターン（１３）と層間絶
縁膜（１４）の段差が減少して上層配線パターン（１５
）の層間絶縁ｉｌ （１４）のスルーホール（１８）で
の段切れの問題が解消される。また、下層配線パターン
（１３）のコンタクト部（２０）を山形状に形成したの
で、スルーホール（１８）を大キ＜スることなく上層配
線パターン（１５）の電流容量を増大することができ、
集積度の低下や短絡事故等の心配がない。
次に、上記半導体装置を製造するためのこの発明の半導
体装置の製造方法について工程頃に従って説明する。
体装置の製造方法について工程頃に従って説明する。
先ず、第２図に示すように、予め回路構成要素（１６）
を形成した半導体基板（１１）を用意する０次に、第３
図に示すように、半導体基板（１１）上の全面ニＣｖＤ
にテ５ｉ０２やＳｉ３ Ｎ ４などの絶縁′ＰＡ（１２
）を形成し、続いてＰＲにて、第４図に示すように、絶
縁［ｌ！（１２）の半導体基板（１１）の回路構成要＠
（１６）の電極部分に相当する部分を選択的に除去し
てコンタクトホール（１７）を形成する０次に、第５図
に示すように、絶縁１ｊＪ （１２）上とコンタクトホ
ール（１７）から露呈する半導体基板（１１）の回路構
成要素（１６）の電極部分に後で形成する下層配線パタ
ーン（１３）より厚目にＡｔ蒸着膜（１３°）を形成す
る。このとき、ＡＩ蒸着ＩＩ！ｌ！！（１３°）がコン
タクトホール（１７）内に入り込んで後で形成する下層
配線パターン（１３）の半導体基板（１１）の回路構成
要素（１６）の電極部分とのコンタクト部（１９）が形
成される０次に、第６図に示すように、Ａｔ蒸着膜（１
３°）の膜厚をＰＲで選択的に薄くして、後で形成する
下層配線パターン（１３）と上層配線パターン（１５）
とのコンタクト部（２０）を山形状に突出形成する。
を形成した半導体基板（１１）を用意する０次に、第３
図に示すように、半導体基板（１１）上の全面ニＣｖＤ
にテ５ｉ０２やＳｉ３ Ｎ ４などの絶縁′ＰＡ（１２
）を形成し、続いてＰＲにて、第４図に示すように、絶
縁［ｌ！（１２）の半導体基板（１１）の回路構成要＠
（１６）の電極部分に相当する部分を選択的に除去し
てコンタクトホール（１７）を形成する０次に、第５図
に示すように、絶縁１ｊＪ （１２）上とコンタクトホ
ール（１７）から露呈する半導体基板（１１）の回路構
成要素（１６）の電極部分に後で形成する下層配線パタ
ーン（１３）より厚目にＡｔ蒸着膜（１３°）を形成す
る。このとき、ＡＩ蒸着ＩＩ！ｌ！！（１３°）がコン
タクトホール（１７）内に入り込んで後で形成する下層
配線パターン（１３）の半導体基板（１１）の回路構成
要素（１６）の電極部分とのコンタクト部（１９）が形
成される０次に、第６図に示すように、Ａｔ蒸着膜（１
３°）の膜厚をＰＲで選択的に薄くして、後で形成する
下層配線パターン（１３）と上層配線パターン（１５）
とのコンタクト部（２０）を山形状に突出形成する。
次に、第７図に示すように、Ａｆ蒸着膜（１３°）をＰ
Ｒにてパターニングさせて所望の下層配線パターン（１
３）を形成する。次に、第８図に示すように、下層配線
パターン（１３）と絶縁！Ｉ！Ｊ （１２）の露呈部分
上にＣｖＤによりＰＧＳなどの層間絶縁膜（１４）を形
成する。このとき、層間絶縁１１１１ （１４）の下層
配線パターン（１３）と後で形成する上層配線パターン
（１５）の電気接続部分に相当する部分には、下層配線
パターン（１３）のコンタクト部（２０）によりスルー
ホール（１８）の下部が形成される０次に、第９図に示
すように、層間絶縁Ｍ（１４）の下層配線パターン（１
３）のコンタクト部（２０）に相当する部分をＰＲにて
選択的に除去してスルーホール（１８）の上部を形成す
る。
Ｒにてパターニングさせて所望の下層配線パターン（１
３）を形成する。次に、第８図に示すように、下層配線
パターン（１３）と絶縁！Ｉ！Ｊ （１２）の露呈部分
上にＣｖＤによりＰＧＳなどの層間絶縁膜（１４）を形
成する。このとき、層間絶縁１１１１ （１４）の下層
配線パターン（１３）と後で形成する上層配線パターン
（１５）の電気接続部分に相当する部分には、下層配線
パターン（１３）のコンタクト部（２０）によりスルー
ホール（１８）の下部が形成される０次に、第９図に示
すように、層間絶縁Ｍ（１４）の下層配線パターン（１
３）のコンタクト部（２０）に相当する部分をＰＲにて
選択的に除去してスルーホール（１８）の上部を形成す
る。
次に、第１０図に示すように、層間絶縁膜（１４）上と
スルーホール（１８）から露呈する下層配線パターン（
１３）のコンタクト部（２ｏ）上の全面にＡｔ蒸着膜（
１５″）を形成する。このとき、Ａｌ蒸着Ｉｌｌ （１
５°）がスルーホール（１８）内に入り込んで後で形成
する上層配線パターン（１５）の下層配線パターン（１
３）とのコンタクト部（２１）が形成される０次に、Ａ
ｔ蒸着膜（１５”）をＰＲにてパターニングさせて所望
の上層配線パターン（１５）を形成して第１図に示すよ
うな半導体装置を得る。
スルーホール（１８）から露呈する下層配線パターン（
１３）のコンタクト部（２ｏ）上の全面にＡｔ蒸着膜（
１５″）を形成する。このとき、Ａｌ蒸着Ｉｌｌ （１
５°）がスルーホール（１８）内に入り込んで後で形成
する上層配線パターン（１５）の下層配線パターン（１
３）とのコンタクト部（２１）が形成される０次に、Ａ
ｔ蒸着膜（１５”）をＰＲにてパターニングさせて所望
の上層配線パターン（１５）を形成して第１図に示すよ
うな半導体装置を得る。
尚、この発明は２層配線の半導体装置に限らず、２層以
上の配線パターンを有するものであっても同様に適用し
得る。
上の配線パターンを有するものであっても同様に適用し
得る。
この発明によれば、下層配線パターンと層間絶縁膜との
段差が減少して上層配線パターンのスルーホールでの段
切れの問題が解決され、高信頼性の半導体装置を提供で
きる。また、従来のようにスルーホールを大きくするこ
となく上層配線パターンの電流容量を増大することがで
きるので、短絡事故等の心配がなく、高集積度化が可能
である。
段差が減少して上層配線パターンのスルーホールでの段
切れの問題が解決され、高信頼性の半導体装置を提供で
きる。また、従来のようにスルーホールを大きくするこ
となく上層配線パターンの電流容量を増大することがで
きるので、短絡事故等の心配がなく、高集積度化が可能
である。
第１図はこの発明に係る半導体装置の一実施例を示す要
部断面図、第２図ないし第１０図は第１図の半導体装置
を製造するためのこの発明に係る半導体装置の製造方法
を説明するための各工程を示す要部断面図である。 第１１図は半導体装置の従来例を示す要部断面図、第１
２図ないし第１９図は第１１図の半導体装置の製造方法
を説明するための各工程を示す要部断面図、第２０図は
従来の半導体装置のスルーホールを示す要部拡大断面図
である。 （１１）−・半導体基板、（１２）−絶縁膜、（１３）
−下層配線パターン、 （１４）−・−層間絶縁膜、 （１５）・・−上層配線パターン、 （１６） −回路構成要素、 （１７） −コンタクトホール、 （１８） −スルーホール、 （１９）〜（２１） −・コンタクト部。 第９図 第１１図 第１３図 第１５図 第１０図 第１２図 第１４図 第１６図
部断面図、第２図ないし第１０図は第１図の半導体装置
を製造するためのこの発明に係る半導体装置の製造方法
を説明するための各工程を示す要部断面図である。 第１１図は半導体装置の従来例を示す要部断面図、第１
２図ないし第１９図は第１１図の半導体装置の製造方法
を説明するための各工程を示す要部断面図、第２０図は
従来の半導体装置のスルーホールを示す要部拡大断面図
である。 （１１）−・半導体基板、（１２）−絶縁膜、（１３）
−下層配線パターン、 （１４）−・−層間絶縁膜、 （１５）・・−上層配線パターン、 （１６） −回路構成要素、 （１７） −コンタクトホール、 （１８） −スルーホール、 （１９）〜（２１） −・コンタクト部。 第９図 第１１図 第１３図 第１５図 第１０図 第１２図 第１４図 第１６図
Claims (2)
- （１）半導体基板上に配線パターンが絶縁膜を介して多
層に形成され、下層配線パターンのコンタクト部と上層
配線パターンのコンタクト部が層間絶縁膜に形成したス
ルーホールで電気的に接続された半導体装置において、 下層配線パターンのコンタクト部を山形状に突出形成し
て層間絶縁膜のスルーホール内に嵌入させたことを特徴
とする半導体装置。 - （２）回路構成要素を形成した半導体基板上に絶縁１を
形成し、この絶縁膜の半導体基板の回路構成要素の電極
部分に相当する部分を除去してコンタクトホールを形成
した後、上記絶縁膜上とコンタクトホールから露呈する
半導体基板の回路構成要素の電極部分に配線パターンを
形成するにあたり、 絶縁膜上とコンタクトホールから露呈する半導体基板の
回路構成要素の電極部分に配線パターンより厚くなるよ
うにＡｌ蒸発膜などの配線パターン材料を形成し、この
配線パターン材料の厚さをＰＲ等にて選択的に薄くして
上層配線パターンとのコンタクト部を山形状に突出形成
することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3911689A JPH02218149A (ja) | 1989-02-17 | 1989-02-17 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3911689A JPH02218149A (ja) | 1989-02-17 | 1989-02-17 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02218149A true JPH02218149A (ja) | 1990-08-30 |
Family
ID=12544112
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3911689A Pending JPH02218149A (ja) | 1989-02-17 | 1989-02-17 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02218149A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5077563A (en) * | 1986-04-10 | 1991-12-31 | Ngk Insulators, Ltd. | Thermally printing head operable with electrically resistive layer provided on printt film or ribbon or on recording medium |
-
1989
- 1989-02-17 JP JP3911689A patent/JPH02218149A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5077563A (en) * | 1986-04-10 | 1991-12-31 | Ngk Insulators, Ltd. | Thermally printing head operable with electrically resistive layer provided on printt film or ribbon or on recording medium |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0757846A1 (en) | Electronic component comprising a thin-film structure with passive elements | |
| US20030200654A1 (en) | Method of manufacturing electronic circuit component | |
| US6083805A (en) | Method of forming capacitors in a semiconductor device | |
| US6284619B1 (en) | Integration scheme for multilevel metallization structures | |
| JPH11506869A (ja) | 二重半ビア形アンチヒューズ | |
| JPS6070743A (ja) | 半導体装置の製造方法 | |
| JPH02218149A (ja) | 半導体装置およびその製造方法 | |
| JPS58213449A (ja) | 半導体集積回路装置 | |
| US5177592A (en) | Semiconductor device | |
| JP2555755B2 (ja) | 半導体装置およびその製造方法 | |
| JPS6347952A (ja) | 半導体装置 | |
| JPS6230494B2 (ja) | ||
| JPH10112559A (ja) | ジョセフソン接合素子 | |
| JPS63196063A (ja) | 半導体装置 | |
| JPS6149439A (ja) | 半導体装置の製造方法 | |
| JPH08139185A (ja) | 半導体装置の製造方法 | |
| JPS6395649A (ja) | 半導体装置の製造方法 | |
| JPS63237443A (ja) | 半導体装置 | |
| JPH036045A (ja) | 半導体装置の製造方法 | |
| JPS6366951A (ja) | 半導体装置 | |
| JPS5885550A (ja) | 積層集積回路素子の製造方法 | |
| JPS6216547A (ja) | 半導体装置の製造方法 | |
| JPS60119752A (ja) | 半導体装置の製造方法 | |
| JPS63202950A (ja) | 半導体集積回路装置 | |
| JPH03254141A (ja) | 半導体装置の製造方法 |