JPS61295671A - 相補形プレ−ナ・ヘテロ構造ｉｃおよびその製造方法 - Google Patents
相補形プレ−ナ・ヘテロ構造ｉｃおよびその製造方法Info
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- JPS61295671A JPS61295671A JP61143113A JP14311386A JPS61295671A JP S61295671 A JPS61295671 A JP S61295671A JP 61143113 A JP61143113 A JP 61143113A JP 14311386 A JP14311386 A JP 14311386A JP S61295671 A JPS61295671 A JP S61295671A
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- H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
- H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having two-dimensional [2D] charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
- H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
- H10D30/475—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs
-
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D84/05—Manufacture or treatment characterised by using material-based technologies using Group III-V technology
Landscapes
- Junction Field-Effect Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、相補形プレーナ拳ヘテロ構造ＩＣに関し、更
に詳細には、高性能のＧａＡｓ相補形集積回路を形成す
るための、共通プレーナ・ウェハ表面上におけるｎ−チ
ャネルおよびＰ−チャネル（ＡｔｒＧａ）Ａｓヘテロ構
造絶縁性ゲート電界効果形トランジスタ（旦ｓｔｅｒｏ
ｇｔｒｕｅｔｕｒｅ ｊｎｓｕムｔｅｄ ＧａｔｅＦｉ
ｅｔｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒｓ （Ｈ
ＩＧＦＥＴ） ）に関する。
に詳細には、高性能のＧａＡｓ相補形集積回路を形成す
るための、共通プレーナ・ウェハ表面上におけるｎ−チ
ャネルおよびＰ−チャネル（ＡｔｒＧａ）Ａｓヘテロ構
造絶縁性ゲート電界効果形トランジスタ（旦ｓｔｅｒｏ
ｇｔｒｕｅｔｕｒｅ ｊｎｓｕムｔｅｄ ＧａｔｅＦｉ
ｅｔｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒｓ （Ｈ
ＩＧＦＥＴ） ）に関する。
ＨＩＧＦＫＴに使用されるヘテロ構造は、半絶縁性Ｇａ
Ａｓ基板上に成長された非ドープＧａＡｓバッファ層か
ら成シ、その上に非ドープ（Ａｌ、Ｇａ）Ａｓゲート層
が形成される。これら２つの層は、これらをできるだけ
真性に近づけかつ絶縁性にする状態のもとで、エピタキ
シャル的に成長される。ｎ −チャネルおよびＰ−チャ
ネルのＨＩＧＦＥＴは、高移動度の２次元（２Ｄ）電子
（ホール）ガスを用いている。このガスは、適当なゲー
ト・バイアス電圧を供給することにより、（Ａｌ ＋
Ｇａ）Ａｓ ＧａＡｓ ヘテロ界面に誘導される。ｎ−
チャネルＨＩ ＧＦＥＴにおけるｎ十注入領域とＰ−チ
ャネルにおけるＰ十注入領域を備えたトランジスタのソ
ース・ドレイン領域を形成するには、自己整合形ゲート
（ＳＡＧ）プロセスが使用される。適当なゲート・バ
イアスがかけられた場合、チャネルの電子（ホール）は
、レース・ドレインφコンタクトから生じる。非ドープ
・ヘテロ構造を用いることＫよＪ 、ｎ−チャネルおよ
びＰ−チャネル・トランジスタを、プレーナ・プロセス
により同じウエノＳ表面上の同じエピタキシャル層に形
成することができる。また、不純物がないと電子（ホー
ル）のチャネル移動度は高くなり、したがって、飽和速
度領域におけるＦＥＴ動作の結果として高い相互コンダ
クタンスのトランジスタを提供する。ｎ−チャネルおよ
びｐ −チャネル−トランジスタを使用−している相補
形ＧａＡ３回路は、ノイズマージン、許容損失および回
路集積レベルの見地から、ｎ−チャネル・トランジスタ
だけを使用している回路よりも多くの利点を有している
。
Ａｓ基板上に成長された非ドープＧａＡｓバッファ層か
ら成シ、その上に非ドープ（Ａｌ、Ｇａ）Ａｓゲート層
が形成される。これら２つの層は、これらをできるだけ
真性に近づけかつ絶縁性にする状態のもとで、エピタキ
シャル的に成長される。ｎ −チャネルおよびＰ−チャ
ネルのＨＩＧＦＥＴは、高移動度の２次元（２Ｄ）電子
（ホール）ガスを用いている。このガスは、適当なゲー
ト・バイアス電圧を供給することにより、（Ａｌ ＋
Ｇａ）Ａｓ ＧａＡｓ ヘテロ界面に誘導される。ｎ−
チャネルＨＩ ＧＦＥＴにおけるｎ十注入領域とＰ−チ
ャネルにおけるＰ十注入領域を備えたトランジスタのソ
ース・ドレイン領域を形成するには、自己整合形ゲート
（ＳＡＧ）プロセスが使用される。適当なゲート・バ
イアスがかけられた場合、チャネルの電子（ホール）は
、レース・ドレインφコンタクトから生じる。非ドープ
・ヘテロ構造を用いることＫよＪ 、ｎ−チャネルおよ
びＰ−チャネル・トランジスタを、プレーナ・プロセス
により同じウエノＳ表面上の同じエピタキシャル層に形
成することができる。また、不純物がないと電子（ホー
ル）のチャネル移動度は高くなり、したがって、飽和速
度領域におけるＦＥＴ動作の結果として高い相互コンダ
クタンスのトランジスタを提供する。ｎ−チャネルおよ
びｐ −チャネル−トランジスタを使用−している相補
形ＧａＡ３回路は、ノイズマージン、許容損失および回
路集積レベルの見地から、ｎ−チャネル・トランジスタ
だけを使用している回路よりも多くの利点を有している
。
従来技術には、ｎ−チャネルとＰ−チャネルのトランジ
スタが非ドープ高移動チャネルにおいて２Ｄ電子（ホー
ル）ガスを使用しているこの種の相補形プレーナ構造に
ついて何ら示唆されていない。なお、１９８４年３月の
日本物理学会誌（Ｊｐｎ。
スタが非ドープ高移動チャネルにおいて２Ｄ電子（ホー
ル）ガスを使用しているこの種の相補形プレーナ構造に
ついて何ら示唆されていない。なお、１９８４年３月の
日本物理学会誌（Ｊｐｎ。
Ｊ−ｋｐｐｔ−ｐｈｙｓ、 ）、２３巻、Ｌｉ２Ｏ−２
における、カタヤマ他による論文「非ドープＡｔＧａＡ
ｍ−ＧａＡ＋ヘテロ構造において形成された新しい２次
元電子ガス電界効果形トランジスタ」には、非ドープＡ
ｔＧａＡｓゲートを使用しかつ２Ｄ電子ゲート電界効果
形トランジスタであるｎ−チャネル・ディバイスが示さ
れている。しかし、これは相補形ディバイスではない。
における、カタヤマ他による論文「非ドープＡｔＧａＡ
ｍ−ＧａＡ＋ヘテロ構造において形成された新しい２次
元電子ガス電界効果形トランジスタ」には、非ドープＡ
ｔＧａＡｓゲートを使用しかつ２Ｄ電子ゲート電界効果
形トランジスタであるｎ−チャネル・ディバイスが示さ
れている。しかし、これは相補形ディバイスではない。
また、１９８４年９月のＩＥＥＥの電子ディバイス−ｖ
ｐ−ズ、Ｖｏｌ、５、ｌＩ＆１９、Ｐ３７９〜８０にお
ける、ソロモン他による「ＧａＡ＋ｓゲート・ヘテロ構
造ＦＥＴ Ｊには、絶縁性ゲートを備えたｎ−チャネル
−ヘテロ構造ＦＥＴについて示されているが、これも相
補形ディバイスではない。さらに、１９８４年１２月の
Ｉ ＥＥＥの電子ディバイス・レターズ、Ｖｏｌ、ＥＤ
Ｌ−５、Ｎｎｌ ２、Ｐ５２１〜２３における、キーヘ
ル他による論文「相補形ｐ −ＭＯＤＦＥＴおよびｎ−
ＨＢ ＭＥＳＦＥＴ（Ａｌ、Ｇａ）Ａｓ ）ランジス
タ」には、別の種類の相補形ディバイスが示されている
。また、ＩＥＤＭ’８４、Ｐ２Ｓ５−５５において、キ
ーヘル他による「相補形Ｐ −ＭＯＤＦＥＴおよびｎ
−ＨＢ ＭＥＳＦＥＴ（Ａｌ、 Ｇａ）Ａｓ ＦＥＴ
Ｊ においても同様のものが示されている。しかし、こ
れら出版物は、ドープされた（ＡＬ 、 Ｇａ）Ａｓゲ
ートおよびｎ−チャネルＭＥＳＦＥＴとともに形成され
た通常のＰ−チャネルＭＯＤＦＥＴから成る相補形ディ
・くイス構造について開示しているが、これはプレーナ
・ディバイスではなく、またｎ−チャネルおよびＰ−チ
ャネル・ディバイスの非ドープ高移動度チャネルにおい
て２次元電子およびホールガスを使用していない。また
、たとえば、Ｉ ＥＥＥの電子ディバイス争ｖｆｉ−ズ
、Ｖｏｌ、ＥＤＬ−５、阻１．１９８４年１月、Ｐ２１
〜２３における、ズリーグ他による「二重注入ＧａＡｓ
相補形ＪＦｇＴ Ｊにおいて、本質的に異なるＪ −Ｆ
ＩＴ技術に関する、同じウニ／％上でのｎ−チャネルお
よびＰ−チャネルＱ＆Ａｌｌディバイスの製造について
示されている。しかし、Ｊ−ＦＥＴディバイスは、非ド
ープ高移動度チャネルにおいて二次元電子（ホール）ガ
スを使用していない。
ｐ−ズ、Ｖｏｌ、５、ｌＩ＆１９、Ｐ３７９〜８０にお
ける、ソロモン他による「ＧａＡ＋ｓゲート・ヘテロ構
造ＦＥＴ Ｊには、絶縁性ゲートを備えたｎ−チャネル
−ヘテロ構造ＦＥＴについて示されているが、これも相
補形ディバイスではない。さらに、１９８４年１２月の
Ｉ ＥＥＥの電子ディバイス・レターズ、Ｖｏｌ、ＥＤ
Ｌ−５、Ｎｎｌ ２、Ｐ５２１〜２３における、キーヘ
ル他による論文「相補形ｐ −ＭＯＤＦＥＴおよびｎ−
ＨＢ ＭＥＳＦＥＴ（Ａｌ、Ｇａ）Ａｓ ）ランジス
タ」には、別の種類の相補形ディバイスが示されている
。また、ＩＥＤＭ’８４、Ｐ２Ｓ５−５５において、キ
ーヘル他による「相補形Ｐ −ＭＯＤＦＥＴおよびｎ
−ＨＢ ＭＥＳＦＥＴ（Ａｌ、 Ｇａ）Ａｓ ＦＥＴ
Ｊ においても同様のものが示されている。しかし、こ
れら出版物は、ドープされた（ＡＬ 、 Ｇａ）Ａｓゲ
ートおよびｎ−チャネルＭＥＳＦＥＴとともに形成され
た通常のＰ−チャネルＭＯＤＦＥＴから成る相補形ディ
・くイス構造について開示しているが、これはプレーナ
・ディバイスではなく、またｎ−チャネルおよびＰ−チ
ャネル・ディバイスの非ドープ高移動度チャネルにおい
て２次元電子およびホールガスを使用していない。また
、たとえば、Ｉ ＥＥＥの電子ディバイス争ｖｆｉ−ズ
、Ｖｏｌ、ＥＤＬ−５、阻１．１９８４年１月、Ｐ２１
〜２３における、ズリーグ他による「二重注入ＧａＡｓ
相補形ＪＦｇＴ Ｊにおいて、本質的に異なるＪ −Ｆ
ＩＴ技術に関する、同じウニ／％上でのｎ−チャネルお
よびＰ−チャネルＱ＆Ａｌｌディバイスの製造について
示されている。しかし、Ｊ−ＦＥＴディバイスは、非ド
ープ高移動度チャネルにおいて二次元電子（ホール）ガ
スを使用していない。
本発明は、発明者シリロ他による、１９８４年１１月５
日に出願され、本発明と同じ出願人に譲渡された米国特
許願第６６８ 、５８６号、発明の名称「モジ：Ｌレ−
’／ヨ７−ドープされた（Ａｌ、Ｇａ）Ａｓ／ＧａＡｓ
ＦＥＴに基づいたＩＣ用自己整合形ゲート・プロセス」
Ｋ関連している。この出願の自己整合形ゲート・プロセ
スもまた、本発明において使用されている。
日に出願され、本発明と同じ出願人に譲渡された米国特
許願第６６８ 、５８６号、発明の名称「モジ：Ｌレ−
’／ヨ７−ドープされた（Ａｌ、Ｇａ）Ａｓ／ＧａＡｓ
ＦＥＴに基づいたＩＣ用自己整合形ゲート・プロセス」
Ｋ関連している。この出願の自己整合形ゲート・プロセ
スもまた、本発明において使用されている。
ＨＩＧＦＥＴ方法は、プレーナ形非ドープ多層（Ａｔ。
Ｇａ）Ａｓ／ＧａＡｓ構造に電子とホールの２次元（２
Ｄ）ガスを生ずるヘテロ構造技術の最大の利点を活用す
る。２Ｄ電子（ホール）ガスは、正（Ｊｊ）ゲート・バ
イアスをかけることによＦ） 、（Ａ４．Ｇａ）Ａｓ／
ＧａＡｓヘテロ界面に発生される。２Ｄ電子（ホール）
ガスは、不純物散乱（ｍｅａｔｔ・ｒｉｎｇ）の減少に
より、高い電子（ホール）移動度を有している。
Ｄ）ガスを生ずるヘテロ構造技術の最大の利点を活用す
る。２Ｄ電子（ホール）ガスは、正（Ｊｊ）ゲート・バ
イアスをかけることによＦ） 、（Ａ４．Ｇａ）Ａｓ／
ＧａＡｓヘテロ界面に発生される。２Ｄ電子（ホール）
ガスは、不純物散乱（ｍｅａｔｔ・ｒｉｎｇ）の減少に
より、高い電子（ホール）移動度を有している。
これにより、低電圧での速度飽和領域においてＦＥＴ動
作を与え、高い相互コンダクタンス・トランジスタを提
供する。電気的コンタクトは、ゲートの下だけに存在す
る２Ｄ高移動度電子およびホールガスに直接的に形成さ
れなければならないので、ＳＡＧ方法は基本的にはＨＩ
ＧＦＥＴディバイス用である。本発明のプレーナ構造は
、ＶＬＳＩ回路に必要とされる高い処理歩留シを達成す
るのに重要である。また、ｎ−チャネルおよびＰ−チャ
ネル−ディバイス用の絶縁ゲート方法により、漏れやシ
ョートすることなく、入力ゲートにおける電圧の振れを
さらに大きくすることができる。さらに、絶縁性ゲート
は、閾値電圧が通常のＭＯＤＦＥＴディバイス構造よυ
も、ゲート層のドーピングおよび厚さにそれほど依存し
ないので、閾値電圧の均一性と制御性を改善することが
できる。
作を与え、高い相互コンダクタンス・トランジスタを提
供する。電気的コンタクトは、ゲートの下だけに存在す
る２Ｄ高移動度電子およびホールガスに直接的に形成さ
れなければならないので、ＳＡＧ方法は基本的にはＨＩ
ＧＦＥＴディバイス用である。本発明のプレーナ構造は
、ＶＬＳＩ回路に必要とされる高い処理歩留シを達成す
るのに重要である。また、ｎ−チャネルおよびＰ−チャ
ネル−ディバイス用の絶縁ゲート方法により、漏れやシ
ョートすることなく、入力ゲートにおける電圧の振れを
さらに大きくすることができる。さらに、絶縁性ゲート
は、閾値電圧が通常のＭＯＤＦＥＴディバイス構造よυ
も、ゲート層のドーピングおよび厚さにそれほど依存し
ないので、閾値電圧の均一性と制御性を改善することが
できる。
第１ａ 、ｌｂ図および第２ ａ 〜２ ｃ図には、Ｈ
ＩＧＦＥＴディバイスが示されている。第１ａ図および
第１ｂ図はｎ−チャネルおよびＰ−チャネルディバイス
の断面図を示し、一方、第２ａ図〜第２ｃ図は、ゲーｈ
ａ極１５で始ｔｂかつウェハ表面に対して直角を成して
いる、Ｉ（ＩＧＦＥＴディバイスのエネルギーバンドを
示している。ＨｒＧＦＥＴは、半絶縁性（ｓｅｍｉ−ｉ
ｎｓｕｌｔｔｉｎｇ）ＧａＡｓウェハ１１上に成長され
た２つのエピタキシャル層１２．１３’ｔ−使用してい
る。第１層１２は純粋な非ドープＧａＡｓであシ、これ
はできるだけ真性に近づけるような状況のもとで成長さ
れる。第２層１３は、純粋な非ドープ（Ａ Ｌ ＋ Ｇ
ａ ） Ａ ｓ層であ）、これも、またできるだけ真
性に近づけるような状況のもとで成長される。
ＩＧＦＥＴディバイスが示されている。第１ａ図および
第１ｂ図はｎ−チャネルおよびＰ−チャネルディバイス
の断面図を示し、一方、第２ａ図〜第２ｃ図は、ゲーｈ
ａ極１５で始ｔｂかつウェハ表面に対して直角を成して
いる、Ｉ（ＩＧＦＥＴディバイスのエネルギーバンドを
示している。ＨｒＧＦＥＴは、半絶縁性（ｓｅｍｉ−ｉ
ｎｓｕｌｔｔｉｎｇ）ＧａＡｓウェハ１１上に成長され
た２つのエピタキシャル層１２．１３’ｔ−使用してい
る。第１層１２は純粋な非ドープＧａＡｓであシ、これ
はできるだけ真性に近づけるような状況のもとで成長さ
れる。第２層１３は、純粋な非ドープ（Ａ Ｌ ＋ Ｇ
ａ ） Ａ ｓ層であ）、これも、またできるだけ真
性に近づけるような状況のもとで成長される。
第２ａ図、第２ｂ図および第２ｃ図は、ｎ−チャネルお
よびＰ−チャネルＨＩＧＦＥＴを生じる基本的機構を示
している。第２ｃ図は、外部の電気的バイアスがかけら
れていないディバイスにおける金属ゲート１！極の７工
ルミ準位の位置、および絶縁性（Ａｌ、Ｇａ）Ａｓ層、
絶縁性ＧａＡｓ層における伝導帯および価電子帯の相対
位置を示している。フェルミ準位の位置は、図示のため
、ＧａＡｓおよび（Ａｌ、Ｇａ）Ａｓの伝導帯および価
電子帯の中間にあるように示されているが、実際には、
正確なフェルミ準位の位置は、これら非ドープ層におけ
る残留不純物および欠陥の量および種類により決まる。
よびＰ−チャネルＨＩＧＦＥＴを生じる基本的機構を示
している。第２ｃ図は、外部の電気的バイアスがかけら
れていないディバイスにおける金属ゲート１！極の７工
ルミ準位の位置、および絶縁性（Ａｌ、Ｇａ）Ａｓ層、
絶縁性ＧａＡｓ層における伝導帯および価電子帯の相対
位置を示している。フェルミ準位の位置は、図示のため
、ＧａＡｓおよび（Ａｌ、Ｇａ）Ａｓの伝導帯および価
電子帯の中間にあるように示されているが、実際には、
正確なフェルミ準位の位置は、これら非ドープ層におけ
る残留不純物および欠陥の量および種類により決まる。
同様に、ゲート金属のフェルミ準位は、（Ａｌ、Ｇａ）
Ａ１１層の伝導帯および価電子帯の間の中間に示されて
いるが、この実際の位置は、（Ａｌ、Ｇａ）Ａｓ面の表
面におけるフェルミ準位の位置と選択された金属の仕事
関数とにより決まる。第２Ｃ図に示された非バイアス状
態では、伝導チャネルはゲートの下には存在しない。す
なわちｎ−チャネルとＰ−チャネル相補形ＨＩＧＦＥＴ
は、通常オフのエンノ）ンスメント・ディバイスである
。２Ｄ高移動度電子（ｎ−チャネル）ガスまたはホール
（Ｐ−チャネル）ガスは、ゲートとソース・コンタクト
との間に正（または負）のゲート電圧を供給することに
より、（Ａｌ、Ｇａ）Ａａ／ＧａＡｓのヘテロ界面（ｈ
＠ｔｅｒｏｉｎｔｅｒｆａｃｅ ）において発生される
。それにより、電子（またはホール）貯蔵所として働く
ソースおよびドレイン注入領域の間に、電流チャネルす
なわちトラフを与える。ソースおよびドレイン領域は、
イオン打込みすなわちイオン注入により高濃度にドープ
され、かつ伝導（価電子）帯の縁近くにフェルミ準位を
有している。第２ａ図と第２ｂ図はゲート電圧が与えら
れているときの伝導（価電子）帯を示している。第２ａ
図では、正のゲート・バイアスが供給され、かつＥｃが
フェルミ・レベルＥ、と交差する時、２Ｄ電子ガスが誘
導される。これと同様に、第２ｂ図では負のゲート−バ
イアスがかけられ、かつＥｖがフェルミ・レベルＥ、と
交差する時、２Ｄホール・ガスが誘導される。電子（ま
たは、ホール）はｎ十形（またはＰ十形）注入領域によ
り供給され、電子（または、ホール）濃度はゲート電圧
により制御される。これらディバイスの閾値電圧は、ゲ
ート障壁の高さφとエネルギ・バンドの不連続部ΔＥと
により決定される。
Ａ１１層の伝導帯および価電子帯の間の中間に示されて
いるが、この実際の位置は、（Ａｌ、Ｇａ）Ａｓ面の表
面におけるフェルミ準位の位置と選択された金属の仕事
関数とにより決まる。第２Ｃ図に示された非バイアス状
態では、伝導チャネルはゲートの下には存在しない。す
なわちｎ−チャネルとＰ−チャネル相補形ＨＩＧＦＥＴ
は、通常オフのエンノ）ンスメント・ディバイスである
。２Ｄ高移動度電子（ｎ−チャネル）ガスまたはホール
（Ｐ−チャネル）ガスは、ゲートとソース・コンタクト
との間に正（または負）のゲート電圧を供給することに
より、（Ａｌ、Ｇａ）Ａａ／ＧａＡｓのヘテロ界面（ｈ
＠ｔｅｒｏｉｎｔｅｒｆａｃｅ ）において発生される
。それにより、電子（またはホール）貯蔵所として働く
ソースおよびドレイン注入領域の間に、電流チャネルす
なわちトラフを与える。ソースおよびドレイン領域は、
イオン打込みすなわちイオン注入により高濃度にドープ
され、かつ伝導（価電子）帯の縁近くにフェルミ準位を
有している。第２ａ図と第２ｂ図はゲート電圧が与えら
れているときの伝導（価電子）帯を示している。第２ａ
図では、正のゲート・バイアスが供給され、かつＥｃが
フェルミ・レベルＥ、と交差する時、２Ｄ電子ガスが誘
導される。これと同様に、第２ｂ図では負のゲート−バ
イアスがかけられ、かつＥｖがフェルミ・レベルＥ、と
交差する時、２Ｄホール・ガスが誘導される。電子（ま
たは、ホール）はｎ十形（またはＰ十形）注入領域によ
り供給され、電子（または、ホール）濃度はゲート電圧
により制御される。これらディバイスの閾値電圧は、ゲ
ート障壁の高さφとエネルギ・バンドの不連続部ΔＥと
により決定される。
Ｖｔｎ ”φ。−ΔＥｃ
Ｖｔｐ＝φｐ＋ΔＥｖ
２次元電子およびホールガス濃度ｎ、およびＰｓは、そ
れぞれ次の関係により決定される。
れぞれ次の関係により決定される。
ｒｘ ｓ ＝ ｔ （Ｖｇ−Ｖｔｎ）／ｑ（ｄ＋Δｄｎ
）ｐ ｓ ＝ ｇ （−ｖｇ＋Ｖｔｐ）／ｑ（ｄ＋Δｄ
ｐ）なお、ｄは（Ａｌ、ＧＡ）ＡＩ絶縁体の厚さ、ｑは
電荷、Δｄは２Ｄガスの幅である。閾値電圧は、最小に
され、かつ、２次元電子およびホールガス濃度は、ΔＥ
ｃとΔＥ５をできるだけ同じ大きさにすることにより最
小にされ得る。ΔＥｃとΔＥｖの大きさは、Ａ／、ｚＧ
ａｌ−ＨＡｓ層におけるＡｔの分量Ｘに関して増大する
。したがって、ディバイスの物理的性質は、ディバイス
においてＡｔＡｇまたはこれに近いＡｔＡｓ化合物材料
の使用に付随の技術的問題に相応するが、Ａｔ成分がで
きるだけ大きい方がよい。１−Ｇ＆Ａｌ界面と表面との
間のｉ −Ａ４ＧａＡｓ層の組成の勾配付けないし段階
付けは、高いＡｔ化合物に伴う問題点を最小にするのに
望ましい。
）ｐ ｓ ＝ ｇ （−ｖｇ＋Ｖｔｐ）／ｑ（ｄ＋Δｄ
ｐ）なお、ｄは（Ａｌ、ＧＡ）ＡＩ絶縁体の厚さ、ｑは
電荷、Δｄは２Ｄガスの幅である。閾値電圧は、最小に
され、かつ、２次元電子およびホールガス濃度は、ΔＥ
ｃとΔＥ５をできるだけ同じ大きさにすることにより最
小にされ得る。ΔＥｃとΔＥｖの大きさは、Ａ／、ｚＧ
ａｌ−ＨＡｓ層におけるＡｔの分量Ｘに関して増大する
。したがって、ディバイスの物理的性質は、ディバイス
においてＡｔＡｇまたはこれに近いＡｔＡｓ化合物材料
の使用に付随の技術的問題に相応するが、Ａｔ成分がで
きるだけ大きい方がよい。１−Ｇ＆Ａｌ界面と表面との
間のｉ −Ａ４ＧａＡｓ層の組成の勾配付けないし段階
付けは、高いＡｔ化合物に伴う問題点を最小にするのに
望ましい。
本発明の相補形ｎ−チャネルおよびＰ−チャネルＨＩＧ
ＦＥＴの構造および製造について説明する。
ＦＥＴの構造および製造について説明する。
第１８図には、プレーナ相補形ＨＩＧＦＥＴディバイス
のｎ−チャネル部分が示されている。半絶縁性ＧａＡｓ
基板ウェハ１１上に、モレキュラービーム會エピタキシ
（ＭＢＥ） Ｉｃよシ絶縁性ＧａＡｓ（１−ＧａＡｇ）
層１２を成長させる。その後、ＭＢＥにより、絶縁性ア
ルミニウム・ガリウム−ひ素（＋ −（Ａｔ 、 Ｇａ
）Ａｓ）層１３を成長させる。これらエピタキシャル層
を形成するのにＭＯＣＶＤを使用してもよい。次に、エ
ピタキシャル表面上に、ＷＳｔゲート１５のようなゲー
トを形成する。ゲートの両側に、ｉｔ Ｂ 。
のｎ−チャネル部分が示されている。半絶縁性ＧａＡｓ
基板ウェハ１１上に、モレキュラービーム會エピタキシ
（ＭＢＥ） Ｉｃよシ絶縁性ＧａＡｓ（１−ＧａＡｇ）
層１２を成長させる。その後、ＭＢＥにより、絶縁性ア
ルミニウム・ガリウム−ひ素（＋ −（Ａｔ 、 Ｇａ
）Ａｓ）層１３を成長させる。これらエピタキシャル層
を形成するのにＭＯＣＶＤを使用してもよい。次に、エ
ピタキシャル表面上に、ＷＳｔゲート１５のようなゲー
トを形成する。ゲートの両側に、ｉｔ Ｂ 。
１９で示すようにオーミック・コンタクト領域へと延び
る領域１６．１７は、Ｓｌのようなドナーｎ＋の高ドー
ズ量がイオン注入される。ゲート１５はその下へのイオ
ン注入を阻止し、したがって自己整合形ゲート構造をも
たらす。注入アニールが行なわれ、続いて金属コンタク
）２１．２２が表面上に被着される。この実施例では、
金属化は、ＡｕＧｅＮｉをペースに行なわれる。破線で
示すように、通常の合金熱処理によりこれらコンタクト
は高濃度注入領域にされる。
る領域１６．１７は、Ｓｌのようなドナーｎ＋の高ドー
ズ量がイオン注入される。ゲート１５はその下へのイオ
ン注入を阻止し、したがって自己整合形ゲート構造をも
たらす。注入アニールが行なわれ、続いて金属コンタク
）２１．２２が表面上に被着される。この実施例では、
金属化は、ＡｕＧｅＮｉをペースに行なわれる。破線で
示すように、通常の合金熱処理によりこれらコンタクト
は高濃度注入領域にされる。
第１ｂ図紘、第２位置にある、プレーナ相補形ＨＩ Ｇ
ＦＥＴディバイスのＰ−チャネル部分１０′を示してい
る。第１ｂ図のＰ−チャネル部分は、同じ基板ウェハ１
１を有し、通常、上述したｎ−チャネル部分の隣シに位
置している。絶縁／１８ｉ１２．１３は、第１ａ図の層
１２．１３と同じ層である。
ＦＥＴディバイスのＰ−チャネル部分１０′を示してい
る。第１ｂ図のＰ−チャネル部分は、同じ基板ウェハ１
１を有し、通常、上述したｎ−チャネル部分の隣シに位
置している。絶縁／１８ｉ１２．１３は、第１ａ図の層
１２．１３と同じ層である。
ｗｓｉゲート１５′も第１ａ図のものと同様である。
アクセプタＰ十注入は、金属シリコン化合物ゲート１５
′の両側の領域１６’、１７’に行なわれる。注入アニ
ールが行なわれ、その後にオーミック・コンタクト２１
’、２２’が被着されかつ高ドーズ量のＰ−注入領域に
合金化される。本実施例では、金属化はＡｕＺｎＡｕに
基づいて行なわれる。
′の両側の領域１６’、１７’に行なわれる。注入アニ
ールが行なわれ、その後にオーミック・コンタクト２１
’、２２’が被着されかつ高ドーズ量のＰ−注入領域に
合金化される。本実施例では、金属化はＡｕＺｎＡｕに
基づいて行なわれる。
第３図は、プレーナ相補形Ｈ■ＧＦＥＴの断面図である
。ここでは、できるだけ第１＆図と第１ｂ図の参照番号
と同じ参照番号を使用している。共通半絶縁性ＧａＡｓ
基板１１上にｎ−チャネル・ディバイス１０とＰ−チャ
ネル・ディバイス１０′が形成される。ＧａＡｓ基板１
１上に、ＭＢＥにより絶縁性（非ドープ） ＧａＡｓ層
１２を成長させ、その後に絶縁性（非ドープ） （Ａｌ
、Ｇａ）Ａｓ層１３を成長させる。第５図に示された別
の製造方法では、ｉ−ＧａＡ＋ｓ層と１− （Ａｌ、Ｇ
ａ）Ａｓ層との間にｉ −ＡｔＡ３の薄い層が示されて
いる。１−ＡｔＡｇ層は、ゲートの絶縁特性を改善しか
つ伝導帯および価電子帯のエネルギ不連続部ｊＥｃ 、
ΔＥｖを増大するために加えられ、これによりチャネル
における電子（ホール）濃度を増加する。また、別の例
では、ディバイスの特性を最適化するため、ゲートの組
成分布を段階付けるか、゛または様々な組成の副層を含
めるようにすることができる。
。ここでは、できるだけ第１＆図と第１ｂ図の参照番号
と同じ参照番号を使用している。共通半絶縁性ＧａＡｓ
基板１１上にｎ−チャネル・ディバイス１０とＰ−チャ
ネル・ディバイス１０′が形成される。ＧａＡｓ基板１
１上に、ＭＢＥにより絶縁性（非ドープ） ＧａＡｓ層
１２を成長させ、その後に絶縁性（非ドープ） （Ａｌ
、Ｇａ）Ａｓ層１３を成長させる。第５図に示された別
の製造方法では、ｉ−ＧａＡ＋ｓ層と１− （Ａｌ、Ｇ
ａ）Ａｓ層との間にｉ −ＡｔＡ３の薄い層が示されて
いる。１−ＡｔＡｇ層は、ゲートの絶縁特性を改善しか
つ伝導帯および価電子帯のエネルギ不連続部ｊＥｃ 、
ΔＥｖを増大するために加えられ、これによりチャネル
における電子（ホール）濃度を増加する。また、別の例
では、ディバイスの特性を最適化するため、ゲートの組
成分布を段階付けるか、゛または様々な組成の副層を含
めるようにすることができる。
第４図には、第３図の相補形ｒｃを完成するイオン注入
ｎ−チャネルおよびＰ−チャネルＨＩＧＦＥＴＩＣプロ
セスによる、プレーナ自己整合形ゲートのフローチャー
トが示されている。ここに示された最初の過程は、１−
ＧａＡｇ層１２層上２１−（Ａｌ、Ｇａ）Ａｓ層１３の
ＭＢＥヘテロ構造成長でちる。
ｎ−チャネルおよびＰ−チャネルＨＩＧＦＥＴＩＣプロ
セスによる、プレーナ自己整合形ゲートのフローチャー
トが示されている。ここに示された最初の過程は、１−
ＧａＡｇ層１２層上２１−（Ａｌ、Ｇａ）Ａｓ層１３の
ＭＢＥヘテロ構造成長でちる。
成長状態は、非常に低い全体ドーピングで、できるだけ
真性に近い半導体材料を得るよう調節される。その後、
エピタキシャル表面１３ａ上に、高温度安定耐火性金属
またはｗｓ ｉ ｘのような金属シリコン化合物を被着
して、ゲート１５１５’を形成する。表面のダブル・マ
スキングにより、連続するｎ＋およびＰ＋を選択的にイ
オン注入することができる。オーミック・コンタクト領
域に延びるゲート１５の両側に、ライン１８．１９で示
すようなソースおよびドレイン領域１Ｂ、１７をｎ−注
入でイオン注入し、一方、ゲート１５′の周囲の領域は
カバーされている。その後、ゲート１５′の両側の領域
１６’、１７’はＰ十注入でイオン注入され、ゲート１
５′の領域はカバーされている。ある実施例では、ｎ十
注入領域を作るのにｓｉが使用され、またＰ十注入領域
を形成するのにＭｇｔたけＢ６が使用されている。これ
ら２つのイオン注入により自己整合形ゲートが形成され
る。ゲート１５ 、１５’は、自己の下にイオン注入さ
れるのを阻止し、したがって、自己整合形ゲート構造が
得られる。次の過程は、イオン注入されたｎおよびＰ領
域を活性化する高温度注入アニールプロセスである。こ
の注入７゛ニールは、通常の半導体アニール炉において
行なわれるか、または光学ランプを用いた急速熱アニー
ルを用いてもよい。アニール活性化を最適化するには、
Ｓ １３Ｎ４のような誘電アニール封入剤や、またはＡ
ｓ−超過圧力を用いればよい。なお、イオン注入中ゲー
ト領域をマスクしかつ注入アニール後実際の金属ゲート
を被着するのに、 ５ｉｏ２およびフォトレジストを使
用した自己整合形ゲート構造形成用の他のプロセスを用
いてもよい。
真性に近い半導体材料を得るよう調節される。その後、
エピタキシャル表面１３ａ上に、高温度安定耐火性金属
またはｗｓ ｉ ｘのような金属シリコン化合物を被着
して、ゲート１５１５’を形成する。表面のダブル・マ
スキングにより、連続するｎ＋およびＰ＋を選択的にイ
オン注入することができる。オーミック・コンタクト領
域に延びるゲート１５の両側に、ライン１８．１９で示
すようなソースおよびドレイン領域１Ｂ、１７をｎ−注
入でイオン注入し、一方、ゲート１５′の周囲の領域は
カバーされている。その後、ゲート１５′の両側の領域
１６’、１７’はＰ十注入でイオン注入され、ゲート１
５′の領域はカバーされている。ある実施例では、ｎ十
注入領域を作るのにｓｉが使用され、またＰ十注入領域
を形成するのにＭｇｔたけＢ６が使用されている。これ
ら２つのイオン注入により自己整合形ゲートが形成され
る。ゲート１５ 、１５’は、自己の下にイオン注入さ
れるのを阻止し、したがって、自己整合形ゲート構造が
得られる。次の過程は、イオン注入されたｎおよびＰ領
域を活性化する高温度注入アニールプロセスである。こ
の注入７゛ニールは、通常の半導体アニール炉において
行なわれるか、または光学ランプを用いた急速熱アニー
ルを用いてもよい。アニール活性化を最適化するには、
Ｓ １３Ｎ４のような誘電アニール封入剤や、またはＡ
ｓ−超過圧力を用いればよい。なお、イオン注入中ゲー
ト領域をマスクしかつ注入アニール後実際の金属ゲート
を被着するのに、 ５ｉｏ２およびフォトレジストを使
用した自己整合形ゲート構造形成用の他のプロセスを用
いてもよい。
金属性ドレインおよびソース電極２１，２２．２１’。
２２′は、標準的なフォトリソグラフィック働リフトオ
フ技術を用いて被着されかつ形成される。ある実施例で
は、このオーミック−コンタクトは、ｎ−チャネル）Ｉ
ＩＧＦＥＴｌ ０に関してはＡｕＧ＠Ｎｌ ｉＣ基づい
て行なわれ、またＰ−チャネルＨＩＧＦＥＴ １ Ｇ’
に関してはＡｕＺｎＡｕに基づいて行なわれる。その後
、通常の合金熱処理により、オーミック・コンタクトは
第１１図および第１ｂ図の破線で示すように、高濃度注
入された領域に形成れる。
フ技術を用いて被着されかつ形成される。ある実施例で
は、このオーミック−コンタクトは、ｎ−チャネル）Ｉ
ＩＧＦＥＴｌ ０に関してはＡｕＧ＠Ｎｌ ｉＣ基づい
て行なわれ、またＰ−チャネルＨＩＧＦＥＴ １ Ｇ’
に関してはＡｕＺｎＡｕに基づいて行なわれる。その後
、通常の合金熱処理により、オーミック・コンタクトは
第１１図および第１ｂ図の破線で示すように、高濃度注
入された領域に形成れる。
第３図の１０および１０′のような各相補形ディバイス
は、陽子のような中性物質のイオン注入により、相互に
電気的に絶縁され、これＫよシ、ディバイス間に残った
いがなる。電気的伝導も除去する。絶縁イオン注入の際
、能動ディバイスを保護するのにフォトレジストが使用
される。その後、ｎ−チャネルおよびＰ−チャネルＨＩ
ＧＦＥＴディバイスは、標準的な金属相互接続方式を用
いて、第３図に示すような標準的相補形論理ゲートを形
成するよう接続され、第６図に示すような簡単なインバ
ータのようなゲートを形成する。
は、陽子のような中性物質のイオン注入により、相互に
電気的に絶縁され、これＫよシ、ディバイス間に残った
いがなる。電気的伝導も除去する。絶縁イオン注入の際
、能動ディバイスを保護するのにフォトレジストが使用
される。その後、ｎ−チャネルおよびＰ−チャネルＨＩ
ＧＦＥＴディバイスは、標準的な金属相互接続方式を用
いて、第３図に示すような標準的相補形論理ゲートを形
成するよう接続され、第６図に示すような簡単なインバ
ータのようなゲートを形成する。
ｎ−チャネルおよびＰチャネルＨＩＧＦＥＴディバイス
の製造後、これらを室温と７７にの両方でテストした。
の製造後、これらを室温と７７にの両方でテストした。
第５図に示すように１デイバイス製造に関し、２つの異
なる（Ａｔ 、 ＧＡ）Ａｓ／ＧａＡｓヘテロ構造が成
長される。最初のものは、ゲート絶縁物として均質性非
ドープＡｔ０．３Ｇ＆０．７層を用い、第２のものは、
伝導帯と価電子帯の不連続ΔＥｃ 、ΔＥｖを増すため
、ＧａＡｌ！ｌの次に非ドープＡｔＡｓ Ｎを含んでい
る。
なる（Ａｔ 、 ＧＡ）Ａｓ／ＧａＡｓヘテロ構造が成
長される。最初のものは、ゲート絶縁物として均質性非
ドープＡｔ０．３Ｇ＆０．７層を用い、第２のものは、
伝導帯と価電子帯の不連続ΔＥｃ 、ΔＥｖを増すため
、ＧａＡｌ！ｌの次に非ドープＡｔＡｓ Ｎを含んでい
る。
公称１μｍのゲート長のｎ−チャネルＨＩＧＦＥＴにお
いて、不純物相互コンダクタンスｇｍは、室温で２１８
ｍ Ｓ ／ｆｌおよび７７にで３８５ｍ５／ｇｍであ
る。第７図は、Ｕ−チャネルディバイスに関する、平方
根のＩｄｓとｇｍ対ゲートソース電圧Ｖｇｓをプロット
したグラフである。呼称１μｍゲート長のＰ−チャネル
ＨＩＧＦＥＴ Ｋ関し、不純物相互コンダクタンスの値
ｇｍは、室温で２８．３ｍＳ／ｍで７７にで５９．３ｍ
Ｓ／ＷＩｌである。第８図はＰ−チャネルディバイスに
関する平方根のＩｄｇとｇｍ対ゲートンース電圧Ｖｇａ
をプロットしたグラフである。
いて、不純物相互コンダクタンスｇｍは、室温で２１８
ｍ Ｓ ／ｆｌおよび７７にで３８５ｍ５／ｇｍであ
る。第７図は、Ｕ−チャネルディバイスに関する、平方
根のＩｄｓとｇｍ対ゲートソース電圧Ｖｇｓをプロット
したグラフである。呼称１μｍゲート長のＰ−チャネル
ＨＩＧＦＥＴ Ｋ関し、不純物相互コンダクタンスの値
ｇｍは、室温で２８．３ｍＳ／ｍで７７にで５９．３ｍ
Ｓ／ＷＩｌである。第８図はＰ−チャネルディバイスに
関する平方根のＩｄｇとｇｍ対ゲートンース電圧Ｖｇａ
をプロットしたグラフである。
以上のように、（Ａｌ、Ｇａ）Ａｓ／ＧａＡｓ材料シス
テムに基づいた本発明の相補形ディバイスについて述べ
てきたが、本発明は、ゲート材料がよシ大きいギャップ
の絶縁性半導体で、能動チャネル材料が高移動度半導体
である、（Ａｔ＋ Ｉ ｎ ）Ａｓ／ （” ＋Ｉｎ）
Ａｓのような他の半導体材料システムにも適用し得る
ことは明白であろう。
テムに基づいた本発明の相補形ディバイスについて述べ
てきたが、本発明は、ゲート材料がよシ大きいギャップ
の絶縁性半導体で、能動チャネル材料が高移動度半導体
である、（Ａｔ＋ Ｉ ｎ ）Ａｓ／ （” ＋Ｉｎ）
Ａｓのような他の半導体材料システムにも適用し得る
ことは明白であろう。
第１ａ図および第１ｂ図は、ｎ−チャネルＨＩＧＦＥＴ
とＰ−チャネルＨＩＧＦＥＴの各ディバイスの断面図、
第２ａ図は第１ａ図のｎ−チャネル・ディバイスに関す
る２Ｄ電子ガスの発生点におけるバンド構造を示す図、
第２ｂ図は第１ｂ図のＰ−チャネル・ディバイスに関す
る２Ｄホールガスの発生点におけるバンド構造を示す図
、Ｍ２Ｃ図は通常オフ（非導電性）エンハンスメント形
相補ディバイスのゼロ・バイアスにおけるバンド構造を
示す図、第３図は相補形ＨＩＧＦＥＴインバータの断面
図、第４図は相補形ＨＩＧＦＥＴ製造の処理工程を示す
図、第５図は別のＨＩＧＦＥＴディバイス構造のノくン
ド構造を示す図、第６図は第３図に示されたＣＭＯ８状
ＧａＡｍ構造の回路図、第７図は７７Ｋにおけるｎ −
ＨＩＧＦＥＴの変換特性および相互コンダクタンスのグ
ラフ、第８図は７７ＫにおけるＰ −ＷＩＧＦＥＴの変
換特性および相互コンダクタンスのグラフである。 １１・・・会基板、、 ｊ ２ 、１３・・―・エピタ
キシャル層、１５ 、 ｔ ５’・・―・ゲート電極、
１Ｇ。 １６′・・會・ソース領域、１７．１７’・・・・ドレ
イン領域、２１ 、２１’、 ２２ 、２２’ ・・
・・オーミック・コンタクト。 特許出願人 ハネウェル・イ／コーボレーテツド復代
理人 山川政樹（ほか２名） 労 、 千ト −２，３８０ ｕ、、Ｎ＋ ／ Ｉ
ＪＩＶ ＩＪ ＬＪ、ｔ）１５ν
ａｓ
とＰ−チャネルＨＩＧＦＥＴの各ディバイスの断面図、
第２ａ図は第１ａ図のｎ−チャネル・ディバイスに関す
る２Ｄ電子ガスの発生点におけるバンド構造を示す図、
第２ｂ図は第１ｂ図のＰ−チャネル・ディバイスに関す
る２Ｄホールガスの発生点におけるバンド構造を示す図
、Ｍ２Ｃ図は通常オフ（非導電性）エンハンスメント形
相補ディバイスのゼロ・バイアスにおけるバンド構造を
示す図、第３図は相補形ＨＩＧＦＥＴインバータの断面
図、第４図は相補形ＨＩＧＦＥＴ製造の処理工程を示す
図、第５図は別のＨＩＧＦＥＴディバイス構造のノくン
ド構造を示す図、第６図は第３図に示されたＣＭＯ８状
ＧａＡｍ構造の回路図、第７図は７７Ｋにおけるｎ −
ＨＩＧＦＥＴの変換特性および相互コンダクタンスのグ
ラフ、第８図は７７ＫにおけるＰ −ＷＩＧＦＥＴの変
換特性および相互コンダクタンスのグラフである。 １１・・・会基板、、 ｊ ２ 、１３・・―・エピタ
キシャル層、１５ 、 ｔ ５’・・―・ゲート電極、
１Ｇ。 １６′・・會・ソース領域、１７．１７’・・・・ドレ
イン領域、２１ 、２１’、 ２２ 、２２’ ・・
・・オーミック・コンタクト。 特許出願人 ハネウェル・イ／コーボレーテツド復代
理人 山川政樹（ほか２名） 労 、 千ト −２，３８０ ｕ、、Ｎ＋ ／ Ｉ
ＪＩＶ ＩＪ ＬＪ、ｔ）１５ν
ａｓ
Claims (4)
- （１）ｎ−チャネルおよびＰ−チャネルトランジスタの
両方が非ドープ高移動度チャネルにおいて２Ｄ電子（ホ
ール）ガスを用いて、ＣＭＯＳ状ＩＣを形成している相
補形プレーナ・ヘテロ構造ＩＣにおいて： 平坦な主表面を有する半絶縁性化合物半導体基板装置と
； 上記主表面上に位置する、高移動度を有しかつ第１バン
ド・ギャップを有する第１絶縁性化合物半導体の第１エ
ピタキシャル成長層と； エネルギ・ギャップの差が価電子帯と伝導帯との間で分
割され、かつ上記第１バンド・ギャップよりも大きいバ
ンド・ギャップを有する第２絶縁性化合物半導体の第２
エピタキシャル成長層と； 上記第２エピタキシャル層の表面上に被着された第１お
よび第２金属ゲート電極と； 上記第１ゲート電極の形成に続いて、上記構造において
選択的ドナー・イオン注入により形成されたｎ＾＋ソー
スとｎ＾＋ドレイン領域と； 上記第２ゲート電極の形成に続いて、上記構造において
選択的アクセプタ・イオン注入により形成されたＰ＾＋
ソースとＰ＾＋ドレイン領域と； 上記ｎ−ソースとｎ−ドレイン領域にそれぞれ合金化さ
れた第１および第２ｎ−オーミック・コンタクトと； 上記Ｐ−ソースとＰ−ドレイン領域にそれぞれ合金化さ
れた第３および第４Ｐ−オーミック・コンタクトと から成ることを特徴とする相補形プレーナ・ヘテロ構造
ＩＣ。 - （２）絶縁性（Ａｌ、Ｇａ）Ａｓ（ＳＡＧ）ゲート構造
を備えた相補形自己整合ゲート（Ａｌ、Ｇａ）Ａｓ／Ｇ
ａＡｓヘテロ構造ディバイスを有し、ＣＭＯＳ状ＧａＡ
ｓＩＣを形成するプレーナ相補形ＧａＡｓヘテロ構造の
集積回路構造において： 平坦な主表面を有する半絶縁性ＧａＡｓ基板装置と； 上記表面上に位置する絶縁性−ＧａＡｓのＭＢＥ成長層
と； 上記ｉ−ＧａＡｓ層上に位置する絶縁性（Ａｌ、Ｇａ）
ＡｓのＭＢＥ成長層と； 上記ｉ−（Ａｌ、Ｇａ）Ａｓ層の表面上に被着された第
１および第２金属ゲート電極と； 上記第１ゲート電極の形成に続いて、上記構造において
選択的ドナー・イオン注入により形成されたｎ＾＋ソー
スおよびｎ＾＋ドレイン領域と； 上記第２ゲート電極の形成に続いて、上記構造において
選択的アクセプタ・イオン注入により形成されたＰ＾＋
ソースおよびＰ＾＋ドレイン領域と； 上記ｎソースとｎ−ドレイン領域にそれぞれ合金化され
た第１および第２ｎ−オーミック・コンタクトと； 上記ＰソースとＰ−ドレイン領域にそれぞれ合金化され
た第３および第４Ｐ−オーミック・コンタクトと から成ることを特徴とするプレーナ相補形ＧａＡｓヘテ
ロ構造の集積回路構造。 - （３）プレーナ相補形ＧａＡｓヘテロ構造の集積回路構
造において： 平坦な主表面を有する半絶縁性ＧａＡｓ基板装置と； 少くともｉ−ＧａＡｓ層とｉ−Ａｌ＿ｘＧａ＿１＿−＿
ｘＡｓ層を含んでいる、上記プレーナ表面上のプレーナ
・エピタキシャル成長絶縁層と； 上記絶縁層の最終層の表面上に被着された第１および第
２金属ゲート電極と； 上記第１ゲート電極の形成に続いて、上記構造への選択
的ドナー・イオン注入により形成された、上記構造にお
けるｎ＾＋ソースおよびｎ＾＋ドレイン領域と； 上記第２電極の形成に続いて、上記構造への選択的アク
セプタ・イオン注入により形成された、上記構造におけ
るＰ＾＋ソースおよびＰ＾＋ドレイン領域と； 上記ｎ−ソースとｎ−ドレイン領域にそれぞれ合金化さ
れた第１および第２ｎ−オーミック・コンタクトと； 上記Ｐ−ソースとＰ−ドレイン領域にそれぞれ合金化さ
れた第３および第４Ｐ−オーミック・コンタクトと から成ることを特徴とする、プレーナ相補形ＧａＡｓヘ
テロ構造の集積回路構造。 - （４）自己整合ゲートＧａＡｓプレーナ相補形ヘテロ構
造の製造方法において： 絶縁層を形成するため、絶縁性ガリウム・ひ素（１−Ｇ
ａＡｓ）層と絶縁性アルミニウム・ガリウム・ひ素ｉ−
（Ａｌ、Ｇａ）Ａｓ層を含む複数の絶縁性エピタキシャ
ル層をＧａＡｓ基板上にエピタキシャル的に成長させる
過程と； 上記絶縁層のプレーナ表面上に第１および第２金属ゲー
トを形成する過程と； 自己整合ゲート構造を備えたソースおよびドレインを形
成するため、第１ゲートの領域とその両側に高ドーズ量
のｎ形不純物を注入する過程と； 自己整合ゲート構造を備えたソースおよびドレインを形
成するため、第２ゲートの領域とその両側に高ドーズ量
のＰ形不純物を注入する過程と； イオン注入されたｎおよびＰ形領域を活性化するため、
高温度でアニールする過程と； 上記イオン注入された各領域にソースおよびドレイン・
コンタクト用の金属性オーミック・コンタクトを被着し
、かつ上記コンタクトが高濃度注入領域として形成され
るよう上記コンタクトを合金化する過程と； 相補形ディバイス間に絶縁注入を供給する過程とから成
ることを特徴とする、自己整合ゲートＧａＡｓプレーナ
相補形ヘテロ構造の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US74750185A | 1985-06-21 | 1985-06-21 | |
| US747501 | 1985-06-21 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61295671A true JPS61295671A (ja) | 1986-12-26 |
| JPH03775B2 JPH03775B2 (ja) | 1991-01-08 |
Family
ID=25005325
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61143113A Granted JPS61295671A (ja) | 1985-06-21 | 1986-06-20 | 相補形プレ−ナ・ヘテロ構造ｉｃおよびその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4814851A (ja) |
| EP (1) | EP0206274B1 (ja) |
| JP (1) | JPS61295671A (ja) |
| DE (1) | DE3682119D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01268070A (ja) * | 1988-04-20 | 1989-10-25 | Toshiba Corp | ヘテロ接合型電界効果トランジスタ |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61147578A (ja) * | 1984-12-21 | 1986-07-05 | Sony Corp | 半導体装置 |
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