JPH02222575A - 半導体装置及び半導体装置の製造方法 - Google Patents
半導体装置及び半導体装置の製造方法Info
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- JPH02222575A JPH02222575A JP1344973A JP34497389A JPH02222575A JP H02222575 A JPH02222575 A JP H02222575A JP 1344973 A JP1344973 A JP 1344973A JP 34497389 A JP34497389 A JP 34497389A JP H02222575 A JPH02222575 A JP H02222575A
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- Japan
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- layer
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
- H10W20/41—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their conductive parts
- H10W20/425—Barrier, adhesion or liner layers
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明−の分野〕
本発明は一方の側にい（つかの層状導体パターンを具え
るシリコン基体から成り、該導体パターンの少なくとも
１個の導体パターンはアルミニウム層及び該アルミニウ
ム層と隣接し、該アルミニウム層と該シリコン基体との
間に設けられる電気導体コンタクト層から成る半導体装
置に関する。
るシリコン基体から成り、該導体パターンの少なくとも
１個の導体パターンはアルミニウム層及び該アルミニウ
ム層と隣接し、該アルミニウム層と該シリコン基体との
間に設けられる電気導体コンタクト層から成る半導体装
置に関する。
このような半導体装置は、ＩＢＭ Ｔｅｃｈｎｉｃａｌ
Ｄｉｓ−ｃｌｏｓｕｒｅ Ｂｕｌｌｅｔｉｎ、 Ｖ
ｏｌ、 １８． Ｎｏ、 ６． １８４５−６頁
（Ｎｏｖｅｍｂｅｒ、 １９’７５）及びＴｈ１ｎ ５
ｏｌｉｄ Ｆｉｌｍｓ、 Ｖｏｌ、１２５、３３５−３
４０頁（１９８５）により既知である。
Ｄｉｓ−ｃｌｏｓｕｒｅ Ｂｕｌｌｅｔｉｎ、 Ｖ
ｏｌ、 １８． Ｎｏ、 ６． １８４５−６頁
（Ｎｏｖｅｍｂｅｒ、 １９’７５）及びＴｈ１ｎ ５
ｏｌｉｄ Ｆｉｌｍｓ、 Ｖｏｌ、１２５、３３５−３
４０頁（１９８５）により既知である。
このような既知の半導体装置において、該導体パターン
は、例えばハフミニラムからなる該コンタクト層を有す
る前記シリコン基体に隣接する。
は、例えばハフミニラムからなる該コンタクト層を有す
る前記シリコン基体に隣接する。
このような構造はシリコン表面においてビットの形成及
び浅いｐｎ接合の短絡による重大な欠陥を有することが
見出されている。
び浅いｐｎ接合の短絡による重大な欠陥を有することが
見出されている。
本発明はこのような欠陥を少なくともかなりの程度まで
避けることをとりわけ目的とする。
避けることをとりわけ目的とする。
本発明によれば冒頭に述べたような半導体装置は、従っ
て該シリコン基体の該一方の側の表面に第一導体パター
ンが隣接し前記第一導体パターンは該シリコン基体から
該導体パターンへのシリコンのマイグレーションのバリ
アを形成し、該第−導体パターンは第二導体パターンに
隣接し上記の該コンタクト層及び該アルミニウム層から
なり、該記コンタクト層はハフニウム、チタン及びジル
コニウムの少なくとも一つからなることを特徴とする。
て該シリコン基体の該一方の側の表面に第一導体パター
ンが隣接し前記第一導体パターンは該シリコン基体から
該導体パターンへのシリコンのマイグレーションのバリ
アを形成し、該第−導体パターンは第二導体パターンに
隣接し上記の該コンタクト層及び該アルミニウム層から
なり、該記コンタクト層はハフニウム、チタン及びジル
コニウムの少なくとも一つからなることを特徴とする。
本発明はとりわけ既知の半導体装置における欠陥がハフ
ニウム、チタン又はジルコニウムからなるコンタクト層
が一方で該シリコン基体と、他方で該アルミニウム層と
の直接接触によるものであるとの事実の認識に基づくも
のである。
ニウム、チタン又はジルコニウムからなるコンタクト層
が一方で該シリコン基体と、他方で該アルミニウム層と
の直接接触によるものであるとの事実の認識に基づくも
のである。
上記の欠陥は、該半導体基体からのシリコンのマイグレ
ーションを全く起こさない第一導体パターンの使用によ
り避けることが出来る。
ーションを全く起こさない第一導体パターンの使用によ
り避けることが出来る。
該第−導体パターンとして材料の広い選択が可能である
。
。
好ましくは、該第−導体パターンはタングステン層から
なる。この場合１層のみでも充分である。
なる。この場合１層のみでも充分である。
本発明による半導体装置の他の好ましい実施例において
、該第−導体パターンはチタン化合物含有層及びアルミ
ニウム含有層からなる。適切なチタン化合物はチタン単
体により生じ得る問題を起こさない。
、該第−導体パターンはチタン化合物含有層及びアルミ
ニウム含有層からなる。適切なチタン化合物はチタン単
体により生じ得る問題を起こさない。
好ましくは前記チタン化合物含有層は、窒素含有チタン
・タングステン合金、又はチタン・シリサイド及びチタ
ン・ナイトライドの２重層からなる。
・タングステン合金、又はチタン・シリサイド及びチタ
ン・ナイトライドの２重層からなる。
好ましくは、該アルミニウム含有層はアルミニウム又は
アルミニウム合金、例えばシリコン、銅又はチタンとの
アルミニウム合金からなる。
アルミニウム合金、例えばシリコン、銅又はチタンとの
アルミニウム合金からなる。
好ましくは、前記コンタクト層はハフニウムからなるが
、ハフニウム金属は特に既知の方法において多くの問題
を引き起こしていた。
、ハフニウム金属は特に既知の方法において多くの問題
を引き起こしていた。
該第二導体パターンの該アルミニウム層は又、シリコン
及び銅の少なくとも一方とのアルミニウムの合金からな
る。
及び銅の少なくとも一方とのアルミニウムの合金からな
る。
好ましい例として、該第−導体パターンを除き、全ての
他の導体パターンはハフニウムのコンタクト層とアルミ
ニウム層との組み合せからなる。
他の導体パターンはハフニウムのコンタクト層とアルミ
ニウム層との組み合せからなる。
本発明は更に半導体装置の製造方法に関するもので、こ
の製造方法においてシリコン基体の一方の側に、順次コ
ンタクト層と該コンタクト層と隣接するアルミニウム層
を設け、これらの層から層状導体パターンが形成される
。
の製造方法においてシリコン基体の一方の側に、順次コ
ンタクト層と該コンタクト層と隣接するアルミニウム層
を設け、これらの層から層状導体パターンが形成される
。
既知の方法においては、コンタクト層、例えばハフニウ
ムが該シリコン基体上に設けられ、アルミニウム層がこ
の層の上に設けられる。通常の方法によりフォトレジス
トのパターンは該導体パターンが得られる領域の該アル
ミニウム層上に設けられる。次いで、該フォトレジスト
層により被覆されない該アルミニウム層の部分は陽極酸
化される。
ムが該シリコン基体上に設けられ、アルミニウム層がこ
の層の上に設けられる。通常の方法によりフォトレジス
トのパターンは該導体パターンが得られる領域の該アル
ミニウム層上に設けられる。次いで、該フォトレジスト
層により被覆されない該アルミニウム層の部分は陽極酸
化される。
該ハフニウム層は該アルミニウム層との良好な電気的接
触を得るのに役立ち、又このアルミニウム層の酸化をで
きるだけ完全に行う。結局該ハフニウムー層も又、陽極
酸化法により酸化アルミニウムが形成される領域でその
一部分のみを酸化ハフニウムに変換することができる。
触を得るのに役立ち、又このアルミニウム層の酸化をで
きるだけ完全に行う。結局該ハフニウムー層も又、陽極
酸化法により酸化アルミニウムが形成される領域でその
一部分のみを酸化ハフニウムに変換することができる。
従ってフォトレジストの該パターンの除去後、該導体パ
ターンは酸素リッチの湿った雰囲気中で４００℃乃至５
５０℃の加熱酸化処理を行う。
ターンは酸素リッチの湿った雰囲気中で４００℃乃至５
５０℃の加熱酸化処理を行う。
この最後の処理において、該シリコン基体は該導体パタ
ーンの該ハフニウムコンタクト層と接触する領域で損傷
されるであろう。この損傷は該ハフニウムの該アルミニ
ウムとの反応により開始され、その後形成される該反応
性生物は該シリコン基体のシリコンと反応する。この結
果、浅いｐｎ接合は影響を受け、シリコンが該半導体基
体から該アルミニウム層へと拡散する。
ーンの該ハフニウムコンタクト層と接触する領域で損傷
されるであろう。この損傷は該ハフニウムの該アルミニ
ウムとの反応により開始され、その後形成される該反応
性生物は該シリコン基体のシリコンと反応する。この結
果、浅いｐｎ接合は影響を受け、シリコンが該半導体基
体から該アルミニウム層へと拡散する。
これを避けるために、本発明による方法に於いて該シリ
コン基体は一方の側で第一導体パターンと接触し、この
第一導体パターンは形成されるべき導体パターンに該シ
リコン基体からのシリコンのマイグレーションのバリア
を形成し、前記第一導体パターン上に第二導体パターン
が前記第１導体パターンに接触して形成され、前記第二
導体パターンは該コンタクト層と該アルミニウム層とか
らなり、該コンタクト層としての組成はハフニウム、チ
タン及びジルコニウムの少なくとも一つから選択されて
なることを特徴とする。
コン基体は一方の側で第一導体パターンと接触し、この
第一導体パターンは形成されるべき導体パターンに該シ
リコン基体からのシリコンのマイグレーションのバリア
を形成し、前記第一導体パターン上に第二導体パターン
が前記第１導体パターンに接触して形成され、前記第二
導体パターンは該コンタクト層と該アルミニウム層とか
らなり、該コンタクト層としての組成はハフニウム、チ
タン及びジルコニウムの少なくとも一つから選択されて
なることを特徴とする。
本発明による方法を用いて、前記第一導体パターンとの
完全な接触点を有するシリコン基体を得ることができる
。
完全な接触点を有するシリコン基体を得ることができる
。
前記第一導体パターンは例えばタングステン層又はチタ
ン化合物とアルミニウム含有層との組合せからなり、通
常の方法例えばプラズマエツチング法及び場合に応じて
平坦化法を用いて設けることが出来る。
ン化合物とアルミニウム含有層との組合せからなり、通
常の方法例えばプラズマエツチング法及び場合に応じて
平坦化法を用いて設けることが出来る。
前記第二導体パターン及びこれに続く導体パターンは該
コンタクト層及び該アルミニウム層からなり、好ましく
は少なくとも該アルミニウム層の陽極酸化パターンが形
成された後、酸素含有雰囲気中において４００℃乃至５
５０℃の酸化処理が行なわれることが望ましい。
コンタクト層及び該アルミニウム層からなり、好ましく
は少なくとも該アルミニウム層の陽極酸化パターンが形
成された後、酸素含有雰囲気中において４００℃乃至５
５０℃の酸化処理が行なわれることが望ましい。
このような方法により該導体パターンは完全に絶縁さ・
れた状態で横方向に埋め込まれる。
れた状態で横方向に埋め込まれる。
高温に於けるこの処理は、例えば１０秒乃至数時間性わ
れる。
れる。
コンタクト層及びアルミニウム層からなる前記第二導体
パターン及び引続き形成される他の導体パターンは簡便
で安価な方法により形成することができることが利点で
ある。所定の用途にのみ適用される仕様の集積回路の製
造は、このような融通のきく方法により可能となる。
パターン及び引続き形成される他の導体パターンは簡便
で安価な方法により形成することができることが利点で
ある。所定の用途にのみ適用される仕様の集積回路の製
造は、このような融通のきく方法により可能となる。
本発明を図面を参照し実施例により説明する。
図面において第１図は、本発明による半導体装置の一部
の断面図を概略的に示し、第２図及び第３図は、本発明
による方法を実施する製造方法による順次工程における
半導体装置の一部の断面を概略的に示す。
の断面図を概略的に示し、第２図及び第３図は、本発明
による方法を実施する製造方法による順次工程における
半導体装置の一部の断面を概略的に示す。
これらの図面は概略図で、実測にしたがって描かれたも
のではないことは明らかである。従って、相対的な寸法
や比率は、図面の明確且つ簡便のために誇張し、または
縮小して示されている。
のではないことは明らかである。従って、相対的な寸法
や比率は、図面の明確且つ簡便のために誇張し、または
縮小して示されている。
第１図は、一方の側にいくつかの層状導体パターン（２
，３； ４．５； ６．７）を設けた半導体基体からな
る半導体装置を示し、これらの層状導体パターンの少な
くとも一つの導体パターン（４，５）はアルミニウム層
５及び該アルミニウム層５に隣接し該アルミニウム層５
と該半導体基体１との間に位置する電気導伝コンタクト
層４からなる。
，３； ４．５； ６．７）を設けた半導体基体からな
る半導体装置を示し、これらの層状導体パターンの少な
くとも一つの導体パターン（４，５）はアルミニウム層
５及び該アルミニウム層５に隣接し該アルミニウム層５
と該半導体基体１との間に位置する電気導伝コンタクト
層４からなる。
既知の半導体装置に於いて、該導体パターン（２゜３）
は、場合に応じて導体パターン（４，５）及び（６，７
）と共に、コンタクト層（２）とアルミニウム層（３）
とからなる。
は、場合に応じて導体パターン（４，５）及び（６，７
）と共に、コンタクト層（２）とアルミニウム層（３）
とからなる。
コンタクト層（２）は例えばハフニウムからなり、ハフ
ニウムは該シリコン基体（１）及び該アルミニウム層（
３）と直接接触し、しばしば該シリコン基体にビットの
顕著な形成及び浅いｐｎ接合の破壊を生じる。
ニウムは該シリコン基体（１）及び該アルミニウム層（
３）と直接接触し、しばしば該シリコン基体にビットの
顕著な形成及び浅いｐｎ接合の破壊を生じる。
本発明によれば、第一導体パターン２．３は該第−導体
パターン２．３中に該シリコン基体１からのシリコンの
マイグレーションに対するバリアを形成し、該半導体基
体１の一方の側の表面に隣接する・。
パターン２．３中に該シリコン基体１からのシリコンの
マイグレーションに対するバリアを形成し、該半導体基
体１の一方の側の表面に隣接する・。
該第−導体パターン２．３は上記の該コンタクト層４及
び該アルミニウム層５よりなる第二導体パターン４．５
に隣接する。順に前記第二導体パターン４．５は、前記
第二導体パターン４．５と同様の組成からなる第三導体
パターン６．７に隣接する。
び該アルミニウム層５よりなる第二導体パターン４．５
に隣接する。順に前記第二導体パターン４．５は、前記
第二導体パターン４．５と同様の組成からなる第三導体
パターン６．７に隣接する。
該コンタクト層４．６はハフニウム、チタン及びジルコ
ニウムの少なくとも一つからなり、好ましくはハフニウ
ムからなる。
ニウムの少なくとも一つからなり、好ましくはハフニウ
ムからなる。
前記第一導体パターン２．３は本発明によれば、例えば
タングステンのような単一な層からなるか、又は例えば
チタン含有層２及びアルミニウム含有層３からなる。
タングステンのような単一な層からなるか、又は例えば
チタン含有層２及びアルミニウム含有層３からなる。
該半導体装置は該半導体基体１の一方の側にコンタクト
層４及び該コンタクト層４に隣接するアルミニウム層５
を具え、これらの層から層状導体パターン４．５が形成
される。
層４及び該コンタクト層４に隣接するアルミニウム層５
を具え、これらの層から層状導体パターン４．５が形成
される。
後の加熱処理において該シリコン基体１の侵食の問題の
ため、最後に述べた導体パターン４．５を設ける工程に
先立って、該シリコン基体１の一方の側の上に第一導体
パターン２．３を接触する工程が行われ、前記第一導体
パターン２．３は該シリコン基体１からのシリコンのマ
イグレーションのバリアを形成する。
ため、最後に述べた導体パターン４．５を設ける工程に
先立って、該シリコン基体１の一方の側の上に第一導体
パターン２．３を接触する工程が行われ、前記第一導体
パターン２．３は該シリコン基体１からのシリコンのマ
イグレーションのバリアを形成する。
次いで、上記の第二導体パターン４．５が前記第一導体
パターン２．３の上に形成され、前記第二導体パターン
は前記第一導体パターンに接触し、該コンタクト層４及
び該アルミニウム層５よりなる。
パターン２．３の上に形成され、前記第二導体パターン
は前記第一導体パターンに接触し、該コンタクト層４及
び該アルミニウム層５よりなる。
該コンタクト層４として、ハフニウム、チタン及びジル
コニウムの少なくとも一つからなる組成物が選択される
。
コニウムの少なくとも一つからなる組成物が選択される
。
本発明による半導体装置の製造方法の工程に於いて（第
２図参照）、例えば出発物質、はｎ導電型拡散領域９を
有するｐ導電型のシリコン基体であり、ｐｎ接合ｌＯは
表面８より０．１μｍに位置する。
２図参照）、例えば出発物質、はｎ導電型拡散領域９を
有するｐ導電型のシリコン基体であり、ｐｎ接合ｌＯは
表面８より０．１μｍに位置する。
前記ｎ導電型拡散領域９は、０．６μｍの厚さの二酸化
シリコン層１１を用い、これに開口１２がエツチング形
成される通常の方法により形成される。
シリコン層１１を用い、これに開口１２がエツチング形
成される通常の方法により形成される。
通常の方法により、窒素含有チタン・タングステン層２
が該表面８の該開口１２内及び該二酸化シリコン層１１
上に設けられる。核層２は、厚さ ０゜１μｍを有する
。０．６μｍの厚さを有するアルミニウム層３は核層２
の上に設けられる。
が該表面８の該開口１２内及び該二酸化シリコン層１１
上に設けられる。核層２は、厚さ ０゜１μｍを有する
。０．６μｍの厚さを有するアルミニウム層３は核層２
の上に設けられる。
核層２及び３は前記第一導体パターン２．３を得るため
に、通常の方法によりエツチングされる。
に、通常の方法によりエツチングされる。
次いで、０．５μｍの厚さの二酸化シリコン層１３及び
平坦面のフォトレジスト層２４が設けられ、この後フォ
トレジストと二酸化シリコン及びアルミニウムと二酸化
シリコンが各々同＃速さでプラズマエツチング法により
エツチングされて平坦な表面１５が得られる。（第３図
参照） 該表面８上におけるのと同様な方法を用いて該表面１５
上に０．５μｍの厚さの二酸化シリコン層３１を設け、
これに開口３２が形成される。
平坦面のフォトレジスト層２４が設けられ、この後フォ
トレジストと二酸化シリコン及びアルミニウムと二酸化
シリコンが各々同＃速さでプラズマエツチング法により
エツチングされて平坦な表面１５が得られる。（第３図
参照） 該表面８上におけるのと同様な方法を用いて該表面１５
上に０．５μｍの厚さの二酸化シリコン層３１を設け、
これに開口３２が形成される。
ハフニウムからなる０、０２μｍの厚さのコンタクト層
４及び１μｍの厚さのアルミニウム層５が該開口３２内
の該表面１５及び該二酸化シリコン層３１の上に設けら
れる。
４及び１μｍの厚さのアルミニウム層５が該開口３２内
の該表面１５及び該二酸化シリコン層３１の上に設けら
れる。
通常の方法で、該アルミニウム層５はフォトレジストパ
ターン３５を具え、この後核層４及び５に、陽極酸化処
理が行われ、この陽極酸化処理において該アルミニウム
層５の一部３７は酸化アルミニウムに変換される。更に
、該ハフニウム層４の一部３６は部分的に酸化ハフニウ
ムに変換される。
ターン３５を具え、この後核層４及び５に、陽極酸化処
理が行われ、この陽極酸化処理において該アルミニウム
層５の一部３７は酸化アルミニウムに変換される。更に
、該ハフニウム層４の一部３６は部分的に酸化ハフニウ
ムに変換される。
該ハフニウム層４及び該アルミニウム層５の前記一部３
６及び３７の酸化を完全に行うために、該ハフニウム層
４及び該アルミニウム層５に４５０℃の温度で酸素含有
雰囲気中に於いて約１時間の熱酸化処理が行われる。
６及び３７の酸化を完全に行うために、該ハフニウム層
４及び該アルミニウム層５に４５０℃の温度で酸素含有
雰囲気中に於いて約１時間の熱酸化処理が行われる。
この結果、該導体パターン４及び５が形成される。
導体パターン６及び７は前記導体パターン４．５に酸化
層を形成する同様の方法により得られ、場合に応じて平
坦化処理も行われる。
層を形成する同様の方法により得られ、場合に応じて平
坦化処理も行われる。
本発明は、上記の実施例に限られるものではない。
例えば、該コンタクト層はハフニウムの代わりにチタン
又はジルコニウムにより形成されてもよい。更・に核層
２として、窒素含有チタン・タングステン合金の代わり
にチタン・シリサイド及びチタン・ナイトライドの２重
層を用いてもよい。本発明の範囲で、任意の詳細な点に
関し、当業者には多くの変形応用が可能である。
又はジルコニウムにより形成されてもよい。更・に核層
２として、窒素含有チタン・タングステン合金の代わり
にチタン・シリサイド及びチタン・ナイトライドの２重
層を用いてもよい。本発明の範囲で、任意の詳細な点に
関し、当業者には多くの変形応用が可能である。
図面において第１図は、本発明による半導体装置の一部
の断面図を概略的に示し、第２図及び第３図は、本発明
による方法を実施する製造の順次工程における半導体装
置の一部の断面を概略的に示す。 １・・・シリコン基体、 ２・・・層、 ３・・・アルミニウム層、 ４．６・・・電気導伝コンタクト層、 ２．３・・・第一導体パターン、 ４．５・・・第二導体パターン、 ６．７・・・第三導体パターン、 ８・・・表面、 ９・・・ｎ導電型拡散領域、 １０・・・ｐｎ接合、 １１・・・二酸化シリコン層、 １５・・・平坦な表面、 ２４・・・フォトレジスト層、 １３．３１・・・二酸化シリコン層、 １２．３２・・・開口、 ３５・・・フォトレジストパターン、 ３６・・・ハフニウム層４の一部、 ３７・・・アルミニウム層５の一部。 出願人：エヌ・べ−・フィリップス・ フルーイランペンファブリケン 代理人 弁理士：沢 １）雅 男 １・・・シリコン層。 ２・・・層。 計・・１鳥ミニウムＦＪ。 ２．３・・・第一導体パターン。 ４．５・・・第二導体旬−ン。 ６．７・・・第三導体バクーン。 ８・・・表面。 ９・・・ｎ導電型拡散領域。 １０・・・ｐｎ接合。 １１・・・二酸化シリコンＲり。 １５・・・平坦な表面。 ２４・・・フォトレジスト層。 １３、 ３１・・・二酸化シリコシ層。 １２、３２・・・開口。 ３５・・・フォトレジストＡターシ。 ３６・・・八ツニウム層４の一部。 ３７・・・アルミニウムＦ１５の一部。
の断面図を概略的に示し、第２図及び第３図は、本発明
による方法を実施する製造の順次工程における半導体装
置の一部の断面を概略的に示す。 １・・・シリコン基体、 ２・・・層、 ３・・・アルミニウム層、 ４．６・・・電気導伝コンタクト層、 ２．３・・・第一導体パターン、 ４．５・・・第二導体パターン、 ６．７・・・第三導体パターン、 ８・・・表面、 ９・・・ｎ導電型拡散領域、 １０・・・ｐｎ接合、 １１・・・二酸化シリコン層、 １５・・・平坦な表面、 ２４・・・フォトレジスト層、 １３．３１・・・二酸化シリコン層、 １２．３２・・・開口、 ３５・・・フォトレジストパターン、 ３６・・・ハフニウム層４の一部、 ３７・・・アルミニウム層５の一部。 出願人：エヌ・べ−・フィリップス・ フルーイランペンファブリケン 代理人 弁理士：沢 １）雅 男 １・・・シリコン層。 ２・・・層。 計・・１鳥ミニウムＦＪ。 ２．３・・・第一導体パターン。 ４．５・・・第二導体旬−ン。 ６．７・・・第三導体バクーン。 ８・・・表面。 ９・・・ｎ導電型拡散領域。 １０・・・ｐｎ接合。 １１・・・二酸化シリコンＲり。 １５・・・平坦な表面。 ２４・・・フォトレジスト層。 １３、 ３１・・・二酸化シリコシ層。 １２、３２・・・開口。 ３５・・・フォトレジストＡターシ。 ３６・・・八ツニウム層４の一部。 ３７・・・アルミニウムＦ１５の一部。
Claims (1)
- 【特許請求の範囲】 １、一方の側にいくつかの層状導体パターンを具えるシ
リコン基体から成り、該導体パターンの少なくとも１個
の導体パターンはアルミニウム層及び該アルミニウム層
と隣接し該アルミニウム層と該シリコン基体との間に設
けられる電気導体コンタクト層からなる半導体装置にお
いて、該シリコン基体の一方の側の表面に第一導体パタ
ーンが隣接し前記第一導体パターンは該シリコン基体か
ら該導体パターンへのシリコンのマイグレーションのバ
リアを形成し、前記第一導体パターンは第二導体パター
ンに隣接し、前記第二導体パターンは上記の該コンタク
ト層及び該アルミニウム層からなり、該コンタクト層は
ハフニウム、チタン及びジルコニウムの少なくとも一つ
からなることを特徴とする半導体装置。 ２、特許請求の範囲第１項に記載の半導体装置において
、前記第一導体パターンはタングステン層からなること
を特徴とする半導体装置。 ３、特許請求の範囲第１項に記載の半導体装置において
、前記第一導体パターンはチタン化合物含有層及びアル
ミニウム含有層からなることを特徴とする半導体装置。 ４、特許請求の範囲第３項に記載の半導体装置において
、前記チタン化合物含有層は、窒素含有チタン・タング
ステン合金、又はチタン・シリサイド及びチタン・ナイ
トライドの２重層からなることを特徴とする半導体装置
。 ５、特許請求の範囲第３項または第４項の何れか１項に
記載の半導体装置において、該アルミニウム含有層はア
ルミニウム又はアルミニウム合金からなることを特徴と
する半導体装置。 ６、特許請求の範囲第１項ないし第５項の何れか１項に
記載の半導体装置において、該コンタクト層はハフニウ
ムからなることを特徴とする半導体装置。 ７、特許請求の範囲第１項ないし第６項の何れか１項に
記載の半導体装置において、前記第一導体パターン以外
の全ての他の導体パターンはハフニウムのコンタクト層
とアルミニウム層との組み合せからなることを特徴とす
る半導体装置。 ８、シリコン基体の一方の側に、順次コンタクト層と該
コンタクト層と隣接するアルミニウム層とを設け、これ
らの層から層状導体パターンが形成される半導体装置の
製造方法において、該シリコン基体は一方の側で第一導
体パターンと接触し、前記第一導体パターンは形成され
るべき導体パターン中への該シリコン基体からのシリコ
ンのマイグレーションのバリアを形成し、第二導体パタ
ーンは前記第一導体パターンに接触して前記第一導体パ
ターン上に形成され、上記の該コンタクト層と該アルミ
ニウム層とからなり、該コンタクト層としての組成はハ
フニウム、チタン及びジルコニウムの少なくとも一つか
ら選択されることを特徴とする半導体装置の製造方法。 ９、特許請求の範囲第８項に記載の半導体装置の製造方
法において、該第二導体パターンは、該コンタクト層の
陽極酸化パターンにより得られ、該アルミニウム層は湿
った酸素含有雰囲気中において４００℃乃至５５０℃の
酸化処理が行なわれることを特徴とする半導体装置の製
造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8900010A NL8900010A (nl) | 1989-01-04 | 1989-01-04 | Halfgeleiderinrichting en werkwijze voor het vervaardigen van een halfgeleiderinrichting. |
| NL8900010 | 1989-01-04 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02222575A true JPH02222575A (ja) | 1990-09-05 |
Family
ID=19853902
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1344973A Pending JPH02222575A (ja) | 1989-01-04 | 1989-12-28 | 半導体装置及び半導体装置の製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5040049A (ja) |
| EP (1) | EP0377245B1 (ja) |
| JP (1) | JPH02222575A (ja) |
| CN (1) | CN1024066C (ja) |
| DE (1) | DE68922085T2 (ja) |
| NL (1) | NL8900010A (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2688446B2 (ja) * | 1990-03-26 | 1997-12-10 | 株式会社日立製作所 | 多層配線基板およびその製造方法 |
| ATE150585T1 (de) * | 1990-05-31 | 1997-04-15 | Canon Kk | Verfahren zur herstellung einer halbleitervorrichtung mit einer verdrahtungsstruktur hoher dichte |
| DE69225082T2 (de) * | 1991-02-12 | 1998-08-20 | Matsushita Electronics Corp | Halbleiter-Vorrichtung mit Verdrahtung der verbesserten Zuverlässigkeit und Verfahren zu ihner Herstellung |
| EP0525517A1 (de) * | 1991-08-02 | 1993-02-03 | Siemens Aktiengesellschaft | Verfahren zur Auffüllung mindestens eines Kontaktloches in einer isolierenden Schicht |
| JP2710221B2 (ja) * | 1995-01-25 | 1998-02-10 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| JPH10125865A (ja) * | 1996-10-15 | 1998-05-15 | Fujitsu Ltd | 半導体装置、半導体記憶装置、およびその製造方法 |
| US6121126A (en) * | 1998-02-25 | 2000-09-19 | Micron Technologies, Inc. | Methods and structures for metal interconnections in integrated circuits |
| US6143655A (en) | 1998-02-25 | 2000-11-07 | Micron Technology, Inc. | Methods and structures for silver interconnections in integrated circuits |
| US6492694B2 (en) | 1998-02-27 | 2002-12-10 | Micron Technology, Inc. | Highly conductive composite polysilicon gate for CMOS integrated circuits |
| US6815303B2 (en) * | 1998-04-29 | 2004-11-09 | Micron Technology, Inc. | Bipolar transistors with low-resistance emitter contacts |
| US6894915B2 (en) * | 2002-11-15 | 2005-05-17 | Micron Technology, Inc. | Method to prevent bit line capacitive coupling |
| WO2006050127A2 (en) * | 2004-10-29 | 2006-05-11 | Flipchip International, Llc | Semiconductor device package with bump overlying a polymer layer |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4107726A (en) * | 1977-01-03 | 1978-08-15 | Raytheon Company | Multilayer interconnected structure for semiconductor integrated circuit |
| JPS592352A (ja) * | 1982-06-28 | 1984-01-07 | Toshiba Corp | 半導体装置の製造方法 |
| US4871617A (en) * | 1984-04-02 | 1989-10-03 | General Electric Company | Ohmic contacts and interconnects to silicon and method of making same |
| US4566026A (en) * | 1984-04-25 | 1986-01-21 | Honeywell Inc. | Integrated circuit bimetal layer |
| US4796081A (en) * | 1986-05-02 | 1989-01-03 | Advanced Micro Devices, Inc. | Low resistance metal contact for silicon devices |
| JPH0779136B2 (ja) * | 1986-06-06 | 1995-08-23 | 株式会社日立製作所 | 半導体装置 |
| JPS63160328A (ja) * | 1986-12-24 | 1988-07-04 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| US4824803A (en) * | 1987-06-22 | 1989-04-25 | Standard Microsystems Corporation | Multilayer metallization method for integrated circuits |
| JP2776826B2 (ja) * | 1988-04-15 | 1998-07-16 | 株式会社日立製作所 | 半導体装置およびその製造方法 |
-
1989
- 1989-01-04 NL NL8900010A patent/NL8900010A/nl not_active Application Discontinuation
- 1989-12-12 US US07/449,637 patent/US5040049A/en not_active Expired - Fee Related
- 1989-12-21 EP EP89203283A patent/EP0377245B1/en not_active Expired - Lifetime
- 1989-12-21 DE DE68922085T patent/DE68922085T2/de not_active Expired - Fee Related
- 1989-12-28 JP JP1344973A patent/JPH02222575A/ja active Pending
-
1990
- 1990-01-02 CN CN90100084.1A patent/CN1024066C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0377245A1 (en) | 1990-07-11 |
| EP0377245B1 (en) | 1995-04-05 |
| DE68922085T2 (de) | 1995-11-02 |
| DE68922085D1 (de) | 1995-05-11 |
| CN1044014A (zh) | 1990-07-18 |
| US5040049A (en) | 1991-08-13 |
| NL8900010A (nl) | 1990-08-01 |
| CN1024066C (zh) | 1994-03-16 |
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