JPH02226326A - パルス幅出力装置 - Google Patents
パルス幅出力装置Info
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- JPH02226326A JPH02226326A JP4624089A JP4624089A JPH02226326A JP H02226326 A JPH02226326 A JP H02226326A JP 4624089 A JP4624089 A JP 4624089A JP 4624089 A JP4624089 A JP 4624089A JP H02226326 A JPH02226326 A JP H02226326A
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- width signal
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- signal output
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、マイクロプロセッサからパルス幅信号を出力
し、パルス幅に対応したアナログ信号を得るようにする
ためのパルス幅出力装置に関し、さらに詳しくは、複数
のパルス幅信号出力機能を内部に持ったマイクロプロセ
ッサを利用するＤ／Ａ変換回路における出力分解能を向
上させたパルス幅出力装置に関する。
し、パルス幅に対応したアナログ信号を得るようにする
ためのパルス幅出力装置に関し、さらに詳しくは、複数
のパルス幅信号出力機能を内部に持ったマイクロプロセ
ッサを利用するＤ／Ａ変換回路における出力分解能を向
上させたパルス幅出力装置に関する。
〈従来の技術〉
最近、内部に複数のパルス幅信号出力手段（機能）を持
ったマイクロプロセッサが出現しく例えばＮＥＣ製の７
８３１２など）、アナログ信号を扱う各種の装置に使用
されるようになってきている。
ったマイクロプロセッサが出現しく例えばＮＥＣ製の７
８３１２など）、アナログ信号を扱う各種の装置に使用
されるようになってきている。
このようなマイクロプロセッサは、基準クロックを分周
した数種のパルス幅変調周期の内、１つを選択するよう
になっており、複数のパルス幅信号出力手段は、全て選
択した同じ周期にて動作するようになっている。
した数種のパルス幅変調周期の内、１つを選択するよう
になっており、複数のパルス幅信号出力手段は、全て選
択した同じ周期にて動作するようになっている。
ここで、出力されるパルス幅の分解能は、パルス幅変調
の周期を大きく選定することにより、スパンに対する分
解能を上げることができる。
の周期を大きく選定することにより、スパンに対する分
解能を上げることができる。
〈発明が解決しようとする課題〉
ところで、このような内部に複数のパルス幅信号出力手
段を持ったマイクロプロセッサにおいては、複数のパル
ス幅信号出力手段がいずれも同じ周期で動作しているた
めに、これらを同時に使うと、例えば第１のパルス幅信
号出力手段は、周期ＴＯの変換スピードが必要であるの
に対して、第２のパルス幅信号出力手段は、周期は犠牲
にしても高い出力分解能を必要とするような、互いに異
る目的の使い方ができないという問題が生ずる。
段を持ったマイクロプロセッサにおいては、複数のパル
ス幅信号出力手段がいずれも同じ周期で動作しているた
めに、これらを同時に使うと、例えば第１のパルス幅信
号出力手段は、周期ＴＯの変換スピードが必要であるの
に対して、第２のパルス幅信号出力手段は、周期は犠牲
にしても高い出力分解能を必要とするような、互いに異
る目的の使い方ができないという問題が生ずる。
本発明は、この様な事情に鑑みてなされたものであって
、その目的は、マイクロプロセッサ内の複数のパルス幅
信号出力手段を同時に同じ周期で使用しながら、一つは
高速のパルス幅信号を出力し、他方は高分解能のパルス
幅信号出力が行えるパルス幅出力装置を実現することに
ある。
、その目的は、マイクロプロセッサ内の複数のパルス幅
信号出力手段を同時に同じ周期で使用しながら、一つは
高速のパルス幅信号を出力し、他方は高分解能のパルス
幅信号出力が行えるパルス幅出力装置を実現することに
ある。
〈課題を解決するための手段〉
前記した課題を解決する本発明は、
設定されたデータに応じたパルス幅のパルス幅信号を出
力する第１．第２のパルス幅信号出力手段、 これらの各パルス幅信号出力手段から出力されるパルス
幅信号のパルス幅に対応した時間だけ基準信号を積分す
る第１．第２の積分手段を備え、 前記第１．第２の各パルス幅信号出力手段はいずれも同
じパルス幅変調周期で動作するものであって、 第１のパルス幅信号出力手段は前記周期の１周期内にお
いて設定されたデータに対応するパルス幅のパルス幅信
号を出力し、 第２のパルス幅信号出力手段は前記周期の複数周期を使
って設定されたデータに対応するパルス幅のパルス幅信
号を出力する ように構成される。
力する第１．第２のパルス幅信号出力手段、 これらの各パルス幅信号出力手段から出力されるパルス
幅信号のパルス幅に対応した時間だけ基準信号を積分す
る第１．第２の積分手段を備え、 前記第１．第２の各パルス幅信号出力手段はいずれも同
じパルス幅変調周期で動作するものであって、 第１のパルス幅信号出力手段は前記周期の１周期内にお
いて設定されたデータに対応するパルス幅のパルス幅信
号を出力し、 第２のパルス幅信号出力手段は前記周期の複数周期を使
って設定されたデータに対応するパルス幅のパルス幅信
号を出力する ように構成される。
く作用〉
第１のパルス幅信号出力手段はパルス幅変調周期の１周
期内において設定されたデータに対応するパルス幅のパ
ルス幅信号を出力し、第１の積分手段は、パルス幅に対
応した時間、基準信号を積分して、設定されたデータに
対応するアナログ信号を１周期で高速に得る。
期内において設定されたデータに対応するパルス幅のパ
ルス幅信号を出力し、第１の積分手段は、パルス幅に対
応した時間、基準信号を積分して、設定されたデータに
対応するアナログ信号を１周期で高速に得る。
第２のパルス幅信号出力手段はパルス幅変調周期の複数
周期を使って設定されたデータに対応するパルス幅のパ
ルス幅信号を出力し、第２の積分手段は、各周期毎にパ
ルス幅に対応した時間、基準信号を順次積分して、設定
されたデータに対応するアナログ信号を複数周期かけて
得るもので、精度の高いアナログ信号を得ることが可能
となる。
周期を使って設定されたデータに対応するパルス幅のパ
ルス幅信号を出力し、第２の積分手段は、各周期毎にパ
ルス幅に対応した時間、基準信号を順次積分して、設定
されたデータに対応するアナログ信号を複数周期かけて
得るもので、精度の高いアナログ信号を得ることが可能
となる。
〈実施例〉
以下図面を用いて、本発明の実施例を詳細に説明する。
第１図は、本発明の一実施例を示す構成ブロック図であ
る。図において、ＭＰはマイクロプロセッサ、１，２は
このマイクロプロセッサの内部に設けられている第１．
第２のパルス幅信号出力手段で、いずれも、ファムウェ
アによって実現される。これらのパルス幅信号出力手段
は、いずれも同じパルス幅変調周期で動作している。
る。図において、ＭＰはマイクロプロセッサ、１，２は
このマイクロプロセッサの内部に設けられている第１．
第２のパルス幅信号出力手段で、いずれも、ファムウェ
アによって実現される。これらのパルス幅信号出力手段
は、いずれも同じパルス幅変調周期で動作している。
３は第１のパルス幅信号発生手段１からのパルス幅信号
を入力する第１のパルス幅／アナログ信号変換回路、４
は第２のパルス幅信号発生手段２からのパルス幅信号を
入力する第２のパルス幅／アナログ信号変換回路で、こ
れらの回路はいずれも同じ回路構成となっている。
を入力する第１のパルス幅／アナログ信号変換回路、４
は第２のパルス幅信号発生手段２からのパルス幅信号を
入力する第２のパルス幅／アナログ信号変換回路で、こ
れらの回路はいずれも同じ回路構成となっている。
このパルス幅／アナログ信号変換回路３，４において、
ｌＮＴｌ、ＴＮＴ２は基準電圧Ｅｓを積分する積分器、
ＳＨＩ、ＳＨ２はこの積分器ＩＮ′ｒの出力をサンプリ
ングし、ボールドするサンプルホールド回路である。
ｌＮＴｌ、ＴＮＴ２は基準電圧Ｅｓを積分する積分器、
ＳＨＩ、ＳＨ２はこの積分器ＩＮ′ｒの出力をサンプリ
ングし、ボールドするサンプルホールド回路である。
積分器ｌＮＴｌ、ＩＮＴ２は、マイクロプロセッサＭＰ
内の各パルス幅信号発生手段１，２から出力されるパル
ス幅信号によって、パルス幅に対応する時間だけオンに
駆動されるスイッチＳＷＩと、積分抵抗Ｒ，コンデンサ
Ｃ１このコンデンサＣの両端を短絡するリセットスイッ
チＳＷ２．基準電圧ＥｓをスイッチＳＷＩ、積分抵抗Ｒ
を介して入力し、コンデンサＣが入出力端間に接続され
たアンプＡで構成されている。
内の各パルス幅信号発生手段１，２から出力されるパル
ス幅信号によって、パルス幅に対応する時間だけオンに
駆動されるスイッチＳＷＩと、積分抵抗Ｒ，コンデンサ
Ｃ１このコンデンサＣの両端を短絡するリセットスイッ
チＳＷ２．基準電圧ＥｓをスイッチＳＷＩ、積分抵抗Ｒ
を介して入力し、コンデンサＣが入出力端間に接続され
たアンプＡで構成されている。
このように構成した装置の動作を次に説明する。
第２図は、動作の一例を示すタイムチャートである。こ
の例では、第１のパルス幅信号出力手段１からは１回の
パルス幅信号の出力で、高速にアナログ信号０ＵＴＩを
得るのに対して、第２のパルス幅信号出力手段２からは
２回のパルス幅信号の出力で、高い分解能のアナログ信
号０ＵＴ２を得ることを想定している。
の例では、第１のパルス幅信号出力手段１からは１回の
パルス幅信号の出力で、高速にアナログ信号０ＵＴＩを
得るのに対して、第２のパルス幅信号出力手段２からは
２回のパルス幅信号の出力で、高い分解能のアナログ信
号０ＵＴ２を得ることを想定している。
（ａ）はマイクロプロセッサＭＰにおいて、各パルス幅
信号出力手段１，２が選択しているパルス幅変調周期を
示す波形であり、（ｂｌ）、（ｂ２）は第１．第２のパ
ルス幅／アナログ信号変換回路３．４において、スイッ
チＳＷ２かオンとなるタイミングを示している。このス
イッチＳＷ２がオンとなると、コンデンサＣの両端が短
絡され、積分器ｌＮＴｌ、ＩＮＴ２が初期化される。
信号出力手段１，２が選択しているパルス幅変調周期を
示す波形であり、（ｂｌ）、（ｂ２）は第１．第２のパ
ルス幅／アナログ信号変換回路３．４において、スイッ
チＳＷ２かオンとなるタイミングを示している。このス
イッチＳＷ２がオンとなると、コンデンサＣの両端が短
絡され、積分器ｌＮＴｌ、ＩＮＴ２が初期化される。
（ｃｌ）、（Ｃ２）は第１．第２のパルス幅信号出力手
段１．２からのパルス幅信号を示し、（ａ）に示す周期
波形の立ぢ上がりにおいて、各パルス幅信号出力手段に
出力すべきパルス幅を指定するデータＤＩ、Ｄ２１がセ
ットされ、周期波形の立ち下がりの時点から先にセット
された各データＤＩ、Ｄ２１に対応する時間幅のパルス
幅信号が出力される。
段１．２からのパルス幅信号を示し、（ａ）に示す周期
波形の立ぢ上がりにおいて、各パルス幅信号出力手段に
出力すべきパルス幅を指定するデータＤＩ、Ｄ２１がセ
ットされ、周期波形の立ち下がりの時点から先にセット
された各データＤＩ、Ｄ２１に対応する時間幅のパルス
幅信号が出力される。
ここで、第１のパルス幅信号出力手段１は、（Ｃ１）に
示すように、パルス幅変調周期の１周期ＴＯ内において
、設定されたデータＤ１に対応するパルス幅ｔｌｌのパ
ルス幅信号を出力する。
示すように、パルス幅変調周期の１周期ＴＯ内において
、設定されたデータＤ１に対応するパルス幅ｔｌｌのパ
ルス幅信号を出力する。
これに対して、第２のパルス幅信号出力手段２は、（Ｃ
２）に示すように、データＤ２１．Ｄ２２がパルス幅変
調周期Ｔｏの２周期に分けて設定され、これらのデータ
Ｄ２１．Ｄ２２に対応するパルス幅をｔｌ、ｔ２の２つ
のパルス幅に分けて２周期かけて出力する６すなわち、
１周期内で出力しようとすれは、Ｄ２１＋Ｄ２２が、本
来設定されるべきデータであり、ｔｌ＋ｔ２が本来出力
すべきパルス幅信号のパルス幅である。
２）に示すように、データＤ２１．Ｄ２２がパルス幅変
調周期Ｔｏの２周期に分けて設定され、これらのデータ
Ｄ２１．Ｄ２２に対応するパルス幅をｔｌ、ｔ２の２つ
のパルス幅に分けて２周期かけて出力する６すなわち、
１周期内で出力しようとすれは、Ｄ２１＋Ｄ２２が、本
来設定されるべきデータであり、ｔｌ＋ｔ２が本来出力
すべきパルス幅信号のパルス幅である。
第１の積分器ｌＮＴｌのスイッチＳＷＩは、第１のパル
ス幅信号出力手段１からのパルス幅信号によって、パル
ス幅に対応した時間ｔｌｌだけオンとなる。
ス幅信号出力手段１からのパルス幅信号によって、パル
ス幅に対応した時間ｔｌｌだけオンとなる。
スイッチＳＷＩがオンとなると、基準電圧Ｅｓかこのス
イッチＳＷＩ、積分抵抗Ｒ１を介して積分され、積分器
ｌＮＴｌの出力端から（ｄｌ）に示すように、スイッチ
ＳＷＩがオンとなってがら傾斜角θ１で次第に上昇し、
（１）式で示される電圧ＥＯＩになる。
イッチＳＷＩ、積分抵抗Ｒ１を介して積分され、積分器
ｌＮＴｌの出力端から（ｄｌ）に示すように、スイッチ
ＳＷＩがオンとなってがら傾斜角θ１で次第に上昇し、
（１）式で示される電圧ＥＯＩになる。
ＥＯ１−（Ｅｓ／Ｒ１＞Ｘ （ｔ １１／Ｃ）・・・（
１） この第１の積分器ｌＮＴｌの出力電圧ＥＯＩは、１つの
パルス幅変調周期ＴＯが経過し、しばらく経過した時点
で、（ｄｌ）に示すようにサンプリングされ、サンプル
ボールド回路ＳＨＩを経て、アナログ出力信号０ＵＴ１
を得る。
１） この第１の積分器ｌＮＴｌの出力電圧ＥＯＩは、１つの
パルス幅変調周期ＴＯが経過し、しばらく経過した時点
で、（ｄｌ）に示すようにサンプリングされ、サンプル
ボールド回路ＳＨＩを経て、アナログ出力信号０ＵＴ１
を得る。
この出力信号ＯＵ ’ｒ１は、１つのパルス幅変調周期
を使用し、かつ比較的積分時間の短い積分器ＴＮＴＩを
用いていることから、高速で得ることができる。
を使用し、かつ比較的積分時間の短い積分器ＴＮＴＩを
用いていることから、高速で得ることができる。
第２の積分器ＩＮＴ２のスイッチＳＷＩは、第２のパル
ス幅信号出力手段２からのパルス幅信号によって、はじ
めのパルス幅変調周期では、時間ｔ１だけオンとなり、
次のパルス幅変調周期では時間ｔ２だけオンとなる。
ス幅信号出力手段２からのパルス幅信号によって、はじ
めのパルス幅変調周期では、時間ｔ１だけオンとなり、
次のパルス幅変調周期では時間ｔ２だけオンとなる。
スイッチＳＷ１がオンとなると、基準電圧Ｅｓがこのス
イッチＳＷＩ、積分抵抗Ｒ２を介して積分され、積分器
ＩＮＴ２の出力端から（ｄ２）に示すように、スイッチ
ＳＷ１がオンとなってから傾斜角θ２（この傾斜角はθ
１より緩やかになっている）で次第に上昇し、はじめの
パルス幅変調周期が終了した時点では、（２）式で示さ
れる電圧Ｅ０２１になる。
イッチＳＷＩ、積分抵抗Ｒ２を介して積分され、積分器
ＩＮＴ２の出力端から（ｄ２）に示すように、スイッチ
ＳＷ１がオンとなってから傾斜角θ２（この傾斜角はθ
１より緩やかになっている）で次第に上昇し、はじめの
パルス幅変調周期が終了した時点では、（２）式で示さ
れる電圧Ｅ０２１になる。
ＲＯ２１＝ （Ｅｓ／Ｒ２）Ｘ （ｔｌ／Ｃ）・・・
（２） また、次のパルス幅変調周期が終了した時点では、（３
）式で示される電圧Ｅ０２２になる。
（２） また、次のパルス幅変調周期が終了した時点では、（３
）式で示される電圧Ｅ０２２になる。
ＥＯ２２＝ＥＯ２１
＋（Ｅ ｓ／Ｒ２） Ｘ （ｔ ２／Ｃ）＝（Ｅｓ／Ｒ
２）Ｘ（（ｔｌ＋ｔ２）／Ｃ）・・・ （３） ２つのパルス幅変調周期が終了した後、第２の積分器Ｉ
ＮＴ２の出力電圧Ｅ０２２は、２つのパルス幅変調周期
が経過後、しばらく経過した時点で、（ｄ２）に示すよ
うにサンプリングされ、サンプルホールド回路ＳＨ２を
経て、アナログ出力信号０ＵＴ２となる。
２）Ｘ（（ｔｌ＋ｔ２）／Ｃ）・・・ （３） ２つのパルス幅変調周期が終了した後、第２の積分器Ｉ
ＮＴ２の出力電圧Ｅ０２２は、２つのパルス幅変調周期
が経過後、しばらく経過した時点で、（ｄ２）に示すよ
うにサンプリングされ、サンプルホールド回路ＳＨ２を
経て、アナログ出力信号０ＵＴ２となる。
このアナログ出力信号０ＵＴ２は、積分時間の長い第２
の積分器ＩＮＴ２を用いて、２つのパルス幅変調周期に
分けて出力されたパルス幅ｔ１とｔ２によって得られる
ものであるから、高分解能のものとなる。
の積分器ＩＮＴ２を用いて、２つのパルス幅変調周期に
分けて出力されたパルス幅ｔ１とｔ２によって得られる
ものであるから、高分解能のものとなる。
なお、上記の実施例では、第１．第２の積分器ｌＮＴｌ
、ＴＮＴ２の積分抵抗Ｒ１，Ｒ２の値を異ならしめて、
積分時間を変るようにしたが、コンデンサの値あるいは
基準電圧Ｅｓの大きさを変えるようにしてもよい。
、ＴＮＴ２の積分抵抗Ｒ１，Ｒ２の値を異ならしめて、
積分時間を変るようにしたが、コンデンサの値あるいは
基準電圧Ｅｓの大きさを変えるようにしてもよい。
また、高分解能のアナログ信号を得るために、２以」二
のパルス幅変調周期を使用するようにしてもよい。また
、マイクロプロセ・ンサは、２以」二のパルス幅信号出
力手段を持つものでもよい。
のパルス幅変調周期を使用するようにしてもよい。また
、マイクロプロセ・ンサは、２以」二のパルス幅信号出
力手段を持つものでもよい。
〈発明の効果〉
以上詳細に説明したように、本発明によれば、マイクロ
プロセッサ内の複数のパルス幅信号出力手段を同時に同
じ周期で使用しなか・ら、一つは高速のパルス幅信号を
出力し、他方は高分解能のパルス幅信号出力が行えるパ
ルス幅出力装置が実現できる。
プロセッサ内の複数のパルス幅信号出力手段を同時に同
じ周期で使用しなか・ら、一つは高速のパルス幅信号を
出力し、他方は高分解能のパルス幅信号出力が行えるパ
ルス幅出力装置が実現できる。
第１図は本発明の一実施例の構成ブロック図、第２図は
動作の一例を示すタイムチャートである。 ＭＰ・・・マイクロプロセッサ、 １．２・・・パルス幅信号出力手段、 ３．４・・・パルス幅／アナログ信号変換回路、ｌＮＴ
ｌ、ＩＮＴ２・・・積分器、
動作の一例を示すタイムチャートである。 ＭＰ・・・マイクロプロセッサ、 １．２・・・パルス幅信号出力手段、 ３．４・・・パルス幅／アナログ信号変換回路、ｌＮＴ
ｌ、ＩＮＴ２・・・積分器、
Claims (1)
- 【特許請求の範囲】 設定されたデータに応じたパルス幅のパルス幅信号を出
力する第１、第２のパルス幅信号出力手段、 これらの各パルス幅信号出力手段から出力されるパルス
幅信号のパルス幅に対応した時間だけ基準信号を積分す
る第１、第２の積分手段 を備え、 前記第１、第２の各パルス幅信号出力手段はいずれも同
じパルス幅変調周期で動作するものであって、 第１のパルス幅信号出力手段は前記周期の１周期内にお
いて設定されたデータに対応するパルス幅のパルス幅信
号を出力し、 第２のパルス幅信号出力手段は前記周期の複数周期を使
って設定されたデータに対応するパルス幅のパルス幅信
号を出力する ことを特徴とするパルス幅出力装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1046240A JP2782761B2 (ja) | 1989-02-27 | 1989-02-27 | パルス幅出力装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1046240A JP2782761B2 (ja) | 1989-02-27 | 1989-02-27 | パルス幅出力装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02226326A true JPH02226326A (ja) | 1990-09-07 |
| JP2782761B2 JP2782761B2 (ja) | 1998-08-06 |
Family
ID=12741614
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1046240A Expired - Fee Related JP2782761B2 (ja) | 1989-02-27 | 1989-02-27 | パルス幅出力装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2782761B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017536577A (ja) * | 2014-11-11 | 2017-12-07 | 深▲セン▼市華星光電技術有限公司 | 配列基板と表示装置及びその駆動方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63310221A (ja) * | 1987-06-12 | 1988-12-19 | Hitachi Ltd | Ｄ／ａ変換回路 |
-
1989
- 1989-02-27 JP JP1046240A patent/JP2782761B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63310221A (ja) * | 1987-06-12 | 1988-12-19 | Hitachi Ltd | Ｄ／ａ変換回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017536577A (ja) * | 2014-11-11 | 2017-12-07 | 深▲セン▼市華星光電技術有限公司 | 配列基板と表示装置及びその駆動方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2782761B2 (ja) | 1998-08-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |