JPH0222927A - ディジタル変調における雑音低減回路 - Google Patents
ディジタル変調における雑音低減回路Info
- Publication number
- JPH0222927A JPH0222927A JP17358788A JP17358788A JPH0222927A JP H0222927 A JPH0222927 A JP H0222927A JP 17358788 A JP17358788 A JP 17358788A JP 17358788 A JP17358788 A JP 17358788A JP H0222927 A JPH0222927 A JP H0222927A
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- Japan
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- waveform
- output
- signal
- positive
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
音声等のアナログ信号をディジタル信号に変換するディ
ジタル変調における雑音低減回路に関し、サンプリング
周波数（速度）を上げずに誤差歪の少ないディジタル化
を行うことを目的とし、入力アナログ波形の勾配度を算
出する傾斜検出器と、勾配度が正か負かを算出する正負
比較器と、クロック発生器からのサンプリングクロワク
を上記傾斜検出器からの出力により選択する信号セレク
タと、上記信号セレクタからの入力をカウントしてパラ
レル値の出力を行うアップダウンカウンタと、上記アッ
プダウンカウンタのパラレル出力に応じたステップサイ
ズを出力する波形変換器を備え、 上記波形変換器のステップサイズ出力を前記正負比較器
の出力が“０”なら負値を、“１”なら正値を出力して
、もとの波形に加えるように構成する。
ジタル変調における雑音低減回路に関し、サンプリング
周波数（速度）を上げずに誤差歪の少ないディジタル化
を行うことを目的とし、入力アナログ波形の勾配度を算
出する傾斜検出器と、勾配度が正か負かを算出する正負
比較器と、クロック発生器からのサンプリングクロワク
を上記傾斜検出器からの出力により選択する信号セレク
タと、上記信号セレクタからの入力をカウントしてパラ
レル値の出力を行うアップダウンカウンタと、上記アッ
プダウンカウンタのパラレル出力に応じたステップサイ
ズを出力する波形変換器を備え、 上記波形変換器のステップサイズ出力を前記正負比較器
の出力が“０”なら負値を、“１”なら正値を出力して
、もとの波形に加えるように構成する。
本発明は、音声等のアナログ信号をディジタル信号に変
換するディジタル変調における雑音低減回路に関する。
換するディジタル変調における雑音低減回路に関する。
近年、各種通信技術のディジタル化に伴い、音声等のア
ナログ信号のディジタル化もより高度の技術が要求され
ている。アナログ信号のディジタル化においては、サン
プリング周波数（速度）を上げずに誤差量の少ないディ
ジタル化を行うことが必要とされている。
ナログ信号のディジタル化もより高度の技術が要求され
ている。アナログ信号のディジタル化においては、サン
プリング周波数（速度）を上げずに誤差量の少ないディ
ジタル化を行うことが必要とされている。
従来の音声等のアナログ信号をディジタル信号に変換す
るディジタル化技術の一つにデルタ変調がある。第５図
に従来のデルタ変調のブロック構成図を示す。
るディジタル化技術の一つにデルタ変調がある。第５図
に従来のデルタ変調のブロック構成図を示す。
図において、１は低周波フィルタ、３は正負比較器、７
′は“Ｑｌｌ、“ｌ”パルス発生器、８はアナログ入力
、１５はディジタル化出力を示す、低周波フィルタ１は
アナログ入力信号８の高調波部分を取除き低周波部分を
通すフィルタで、正負比較器３はアナログ波形の傾きが
上りか下りかを比較算出する装置で、上りであれば＋１
を下りであれば−１を送出する。“０”、“１”パルス
発生器７゛は正負比較器３からの算出結果に基づき、“
θ″または“１”のパルスを加算器１７に送出して、元
の信号に加算してディジタル出力１５として送出する。
′は“Ｑｌｌ、“ｌ”パルス発生器、８はアナログ入力
、１５はディジタル化出力を示す、低周波フィルタ１は
アナログ入力信号８の高調波部分を取除き低周波部分を
通すフィルタで、正負比較器３はアナログ波形の傾きが
上りか下りかを比較算出する装置で、上りであれば＋１
を下りであれば−１を送出する。“０”、“１”パルス
発生器７゛は正負比較器３からの算出結果に基づき、“
θ″または“１”のパルスを加算器１７に送出して、元
の信号に加算してディジタル出力１５として送出する。
デルタ変調においては、サンプリングの単一ビットは単
に差分サンプル極性を表しており、それによって前のサ
ンプルから増やすか減らすかを意味している。したがっ
て入力の近偵形式は量子化レベルを正のときは上げ、負
のときは下げることによって、フィードバックバスの中
でディジタル信号が作られる。
に差分サンプル極性を表しており、それによって前のサ
ンプルから増やすか減らすかを意味している。したがっ
て入力の近偵形式は量子化レベルを正のときは上げ、負
のときは下げることによって、フィードバックバスの中
でディジタル信号が作られる。
しかし従来のこの方式では、入力アナログ信号の急激な
変化にディジタル波形が近づくことができないことがあ
り、このためディジタル波形から再びアナログ信号に再
生する場合に、もとのアナログ波形に戻らないことがあ
り、これが波形歪や雑音の原因になったりすることがあ
った。
変化にディジタル波形が近づくことができないことがあ
り、このためディジタル波形から再びアナログ信号に再
生する場合に、もとのアナログ波形に戻らないことがあ
り、これが波形歪や雑音の原因になったりすることがあ
った。
第６図に従来のアナログ波形とディジタル波形との比較
例を示す。図において、Ａは入力アナログ信号８の波形
、Ｄはディジタル出力信号１５の波形を示し、ディジタ
ル波形りはサンプル周波数により変動し、一つ一つの波
形はサンプリングレートｔとサンプリングサイズＶによ
り構成される。
例を示す。図において、Ａは入力アナログ信号８の波形
、Ｄはディジタル出力信号１５の波形を示し、ディジタ
ル波形りはサンプル周波数により変動し、一つ一つの波
形はサンプリングレートｔとサンプリングサイズＶによ
り構成される。
この方法ではサンプリングレートｔとサンプリングサイ
ズＶにおいてアナログ信号に対しての最適値が求められ
るが、サンプリングレート１とサンプリングサイズＶの
値は一定であり、サンプリングレートｔにも制限がある
ため、図のようにディジタル信号がアナログ信号にホロ
ー出来ず、波形歪や雑音の原因が少なくならなかった。
ズＶにおいてアナログ信号に対しての最適値が求められ
るが、サンプリングレート１とサンプリングサイズＶの
値は一定であり、サンプリングレートｔにも制限がある
ため、図のようにディジタル信号がアナログ信号にホロ
ー出来ず、波形歪や雑音の原因が少なくならなかった。
本発明は、サンプリング周波数即ちサンプリングレート
ｔにも制限があるため、ステップサイズ即ちサンプリン
グサイズＶを可変にすることにより、アナログ波形の勾
配過負荷による歪や雑音を最小限にすることを目的とす
る。
ｔにも制限があるため、ステップサイズ即ちサンプリン
グサイズＶを可変にすることにより、アナログ波形の勾
配過負荷による歪や雑音を最小限にすることを目的とす
る。
第１図に本発明の原理構成図を示す０図において、１は
低周波フィルタ、２は傾斜検出器、３は正負比較器、４
はクロック発生器、５は信号セレクタ、６はアップダウ
ンカウンタ、７は波形変換器を示す。
低周波フィルタ、２は傾斜検出器、３は正負比較器、４
はクロック発生器、５は信号セレクタ、６はアップダウ
ンカウンタ、７は波形変換器を示す。
低周波フィルタ１はアナログ入力波形の高調波部分を取
除くフィルタで、傾斜検出器２は入力アナログ波形の勾
配度を算出する検出器で、正負比較器３は勾配度が正か
負かを算出する比較器で、信号セレクタ５はクロック発
生器４からのサンプリングクロックを上記傾斜検出器２
からの出力により選択するセレクタで、アップダウンカ
ウンタ６は上記信号セレクタ５からの入力をカウントし
てパラレル値の出力を行うカウンタで、波形変換器７は
上記アップダウンカウンタ６のカウントパラレル出力に
応じたステップサイズを出力する変換器である。
除くフィルタで、傾斜検出器２は入力アナログ波形の勾
配度を算出する検出器で、正負比較器３は勾配度が正か
負かを算出する比較器で、信号セレクタ５はクロック発
生器４からのサンプリングクロックを上記傾斜検出器２
からの出力により選択するセレクタで、アップダウンカ
ウンタ６は上記信号セレクタ５からの入力をカウントし
てパラレル値の出力を行うカウンタで、波形変換器７は
上記アップダウンカウンタ６のカウントパラレル出力に
応じたステップサイズを出力する変換器である。
上記波形変換器７からのステップサイズ出力を前記正負
比較器３の出力が“０”なら負値を、“１”なら正価を
出力して前記低周波フィルタ１からの波形に加算するよ
うに構成する。
比較器３の出力が“０”なら負値を、“１”なら正価を
出力して前記低周波フィルタ１からの波形に加算するよ
うに構成する。
第２図に本発明の原理説明図を示す０図はアナログ信号
の勾配過負荷の分解図を示す。
の勾配過負荷の分解図を示す。
図において、αはアナログ信号、Δｔはサンプリングレ
ート、ΔＶはΔｔあたりの上昇電位を示す。本方法では
Δを毎に〔ΔＶ／Δｔ〕の値γを求め、ｒ＜１のときは
ステップサイズを減少させていき、ｒ＞１のときはステ
ップサイズを増加させる。したがって入力アナログ波形
の傾斜が急の場合にはステップサイズが大きくなってい
き、傾斜がなめらかな場合にはステップサイズが小さく
なっていくため、勾配が急に立上がったり急になめらか
になったりする勾配過負荷に対してホロー出来るように
なる。
ート、ΔＶはΔｔあたりの上昇電位を示す。本方法では
Δを毎に〔ΔＶ／Δｔ〕の値γを求め、ｒ＜１のときは
ステップサイズを減少させていき、ｒ＞１のときはステ
ップサイズを増加させる。したがって入力アナログ波形
の傾斜が急の場合にはステップサイズが大きくなってい
き、傾斜がなめらかな場合にはステップサイズが小さく
なっていくため、勾配が急に立上がったり急になめらか
になったりする勾配過負荷に対してホロー出来るように
なる。
上記の原理を傾斜検出器２に用いて、傾斜が急の場合と
傾斜がゆるやかの場合との信号を送出するようにして、
信号セレクタ５よりカウントアツプクロックかカウント
ダウンクロックかを選定してアップダウンカウンタ６に
送出し、アップダウンカウンタ６のパラレル出力を波形
変換器７に送出し、波形変換器７よりステップサイズの
波形変換出力を正負比較器３からの正負で換算して加算
器に送出し、出力の波形を修正してディジタル変調出力
として送出する。
傾斜がゆるやかの場合との信号を送出するようにして、
信号セレクタ５よりカウントアツプクロックかカウント
ダウンクロックかを選定してアップダウンカウンタ６に
送出し、アップダウンカウンタ６のパラレル出力を波形
変換器７に送出し、波形変換器７よりステップサイズの
波形変換出力を正負比較器３からの正負で換算して加算
器に送出し、出力の波形を修正してディジタル変調出力
として送出する。
本発明の実施例のブロック図を第３図に示す。
図において、１〜７は第１図の原理構成図と同一番号を
示すが、８は入力アナログ信号、９は傾斜検出器２から
の傾斜判定出力信号、１０は正負比較器３からの正負判
定出力信号、１１はクロック発生器４からのサンプリン
グクロック信号、１２は信号セレクタ５からのカウント
ダウンクロック信号、１３は信号セレクタ５からのカウ
ントアツプクロック信号、１４はアップダウンカウンタ
６からのパラレルカウント出力信号、１５はディジタル
変調出力信号、１６は波形変換器７からのステップサイ
ズの波形変換出力信号、１７は波形変換出力信号を加算
して出力する加算器を示す。
示すが、８は入力アナログ信号、９は傾斜検出器２から
の傾斜判定出力信号、１０は正負比較器３からの正負判
定出力信号、１１はクロック発生器４からのサンプリン
グクロック信号、１２は信号セレクタ５からのカウント
ダウンクロック信号、１３は信号セレクタ５からのカウ
ントアツプクロック信号、１４はアップダウンカウンタ
６からのパラレルカウント出力信号、１５はディジタル
変調出力信号、１６は波形変換器７からのステップサイ
ズの波形変換出力信号、１７は波形変換出力信号を加算
して出力する加算器を示す。
本発明の実施例の波形図及びタイムチャート図を第４図
に示す、第３図と第４図により本実施例の動作を説明す
る。
に示す、第３図と第４図により本実施例の動作を説明す
る。
サンプリングクロック信号１１は、例えば２０ＫＨｚの
クロック信号で一定のクロックパルスを用いる。
クロック信号で一定のクロックパルスを用いる。
正負判定出力信号１０はアナログ信号の傾斜が上るとき
は“１ｍ、傾斜が下がるときは“０”の信号を送出する
。傾斜判定出力信号９は傾斜がゆるやかな場合は０”、
傾斜が急になる場合は１″を送出する。カウンダウンク
ロック信号１２は傾斜のゆるやかな場合に発生する信号
で、カウントダウンクロック信号１３は傾斜が急になる
場合に発生する信号である。アップダウンカウンタのパ
ラレル出力カウント信号１４はサンプリングサイズをデ
ィジタル値でカウントし、例えば“１０’″を境にして
カウントダウンの場合は“１０”より“０”の間、カウ
ントアツプの場合は“１０”より“２０″の間にディジ
タル値を変動させてカウントする。このカウント出力の
絶対値に正負判定出力信号１０で方向を決めて波形変換
出力信号１６を送出し、加算器１７でもとの波形に加算
してディジタル変調出力信号１５を送出する。したがっ
て入力アナログ信号８の波形がゆるやかなところではデ
ィジタル波形１５の波高ステップ数が少なく、入力アナ
ログ信号８の波形が急になったところではディジタル波
形１５の波高ステップ数が多くなり、入力アナログ信号
８にホローしたディジタル出力信号１５の波形が形成出
来る。
は“１ｍ、傾斜が下がるときは“０”の信号を送出する
。傾斜判定出力信号９は傾斜がゆるやかな場合は０”、
傾斜が急になる場合は１″を送出する。カウンダウンク
ロック信号１２は傾斜のゆるやかな場合に発生する信号
で、カウントダウンクロック信号１３は傾斜が急になる
場合に発生する信号である。アップダウンカウンタのパ
ラレル出力カウント信号１４はサンプリングサイズをデ
ィジタル値でカウントし、例えば“１０’″を境にして
カウントダウンの場合は“１０”より“０”の間、カウ
ントアツプの場合は“１０”より“２０″の間にディジ
タル値を変動させてカウントする。このカウント出力の
絶対値に正負判定出力信号１０で方向を決めて波形変換
出力信号１６を送出し、加算器１７でもとの波形に加算
してディジタル変調出力信号１５を送出する。したがっ
て入力アナログ信号８の波形がゆるやかなところではデ
ィジタル波形１５の波高ステップ数が少なく、入力アナ
ログ信号８の波形が急になったところではディジタル波
形１５の波高ステップ数が多くなり、入力アナログ信号
８にホローしたディジタル出力信号１５の波形が形成出
来る。
以上説明したように、本発明によれば入力アナログ波形
の傾斜の変化にしたがって、ディジタル波形のステップ
サイズが変化することにより、勾配過負荷により生ずる
歪や雑音を低減でき、アナログ信号のディジタル化の性
能向上に寄与するところが大きい。
の傾斜の変化にしたがって、ディジタル波形のステップ
サイズが変化することにより、勾配過負荷により生ずる
歪や雑音を低減でき、アナログ信号のディジタル化の性
能向上に寄与するところが大きい。
第１図は本発明の原理構成図、第２図は本発明の原理説
明図、第３図は本発明の実施例のブロック図、第４図は
実施例の波形図とタイムチャート図、第５図は従来例の
ブロック図、第６図は従来例の波形図を示す。 図において、１は低周波フィルタ、２は傾斜検出器、３
は正負比較器、４はクロック発生器、５は信号セレクタ
、６はアップダウンカウンタ、７は波形変換器、８は入
力アナログ信号、９は傾斜判定出力信号、１０は正負判
定出力信号、１１はサンプリングクロック信号、１２は
カウントダウンクロック信号、１３はカウントアンプク
ロック信号、１４はパラレルカウント出力信号、１５は
ディジタル変調出力信号、１６はステップサイズの波形
変換出力信号、１７は加算器を示す。 ぺ 々
明図、第３図は本発明の実施例のブロック図、第４図は
実施例の波形図とタイムチャート図、第５図は従来例の
ブロック図、第６図は従来例の波形図を示す。 図において、１は低周波フィルタ、２は傾斜検出器、３
は正負比較器、４はクロック発生器、５は信号セレクタ
、６はアップダウンカウンタ、７は波形変換器、８は入
力アナログ信号、９は傾斜判定出力信号、１０は正負判
定出力信号、１１はサンプリングクロック信号、１２は
カウントダウンクロック信号、１３はカウントアンプク
ロック信号、１４はパラレルカウント出力信号、１５は
ディジタル変調出力信号、１６はステップサイズの波形
変換出力信号、１７は加算器を示す。 ぺ 々
Claims (1)
- 【特許請求の範囲】 音声等のアナログ信号をディジタル信号に変換するディ
ジタル変調において、 入力アナログ波形の勾配度を算出する傾斜検出器（２）
と、勾配度が正か負かを算出する正負比較器（３）と、
クロック発生器からのサンプリングクロックを上記傾斜
検出器からの出力により選択する信号セレクタ（５）と
、上記信号セレクタからの入力をカウントしてパラレル
値の出力を行うアップダウンカウンタ（６）と、上記ア
ップダウンカウンタのパラレル出力に応じたステップサ
イズを出力する波形変換器（７）を備え、 上記波形変換器（７）のステップサイズ出力を前記正負
比較器（３）の出力が“０”なら負値を“１”なら正値
を出力して、もとの波形に加算するようにしたことを特
徴とするディジタル変調における雑音低減回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17358788A JPH0222927A (ja) | 1988-07-11 | 1988-07-11 | ディジタル変調における雑音低減回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17358788A JPH0222927A (ja) | 1988-07-11 | 1988-07-11 | ディジタル変調における雑音低減回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0222927A true JPH0222927A (ja) | 1990-01-25 |
Family
ID=15963345
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17358788A Pending JPH0222927A (ja) | 1988-07-11 | 1988-07-11 | ディジタル変調における雑音低減回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0222927A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5825899A (en) * | 1995-03-20 | 1998-10-20 | Fujitsu Limited | Audio data processing apparatus |
-
1988
- 1988-07-11 JP JP17358788A patent/JPH0222927A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5825899A (en) * | 1995-03-20 | 1998-10-20 | Fujitsu Limited | Audio data processing apparatus |
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