JPH022309B2 - - Google Patents
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- Publication number
- JPH022309B2 JPH022309B2 JP56138105A JP13810581A JPH022309B2 JP H022309 B2 JPH022309 B2 JP H022309B2 JP 56138105 A JP56138105 A JP 56138105A JP 13810581 A JP13810581 A JP 13810581A JP H022309 B2 JPH022309 B2 JP H022309B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- conductivity type
- diode
- well
- high concentration
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
- H10D89/611—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using diodes as protective elements
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、相補型MOS集積回路（以下CMOS
ICと称す）の静電保護装置に関するものである。
ICと称す）の静電保護装置に関するものである。
CMOS ICは、一般的に静電気による破壊に弱
く、さらに、近年パターンの微細化にともないゲ
ートの酸化膜厚も薄くなる方向となつているの
で、静電保護装置の役割は増々重量になつてきて
いる。
く、さらに、近年パターンの微細化にともないゲ
ートの酸化膜厚も薄くなる方向となつているの
で、静電保護装置の役割は増々重量になつてきて
いる。
本発明の目的は、静電気による破壊に強い保護
装置を備えた半導体装置を提供することにある。
装置を備えた半導体装置を提供することにある。
本発明によれば、一導電型の半導体基板と、該
一導電型の半導体基板に形成された他の導電型領
域と、半導体基板および他の導電型領域にそれぞ
れ形成された絶縁ゲート電界効果トランジスタ
と、他の導電型領域を一方の電極とし他の導電型
領域に形成された絶縁ゲート電界効果トランジス
タのゲートに接続された第２のダイオードと、他
の導電型領域に電位を与える手段と、第２のダイ
オードと他の導電型領域に電位を与える手段との
間に接続された他の導電型領域で形成された抵抗
とを含む半導体装置を得る。
一導電型の半導体基板に形成された他の導電型領
域と、半導体基板および他の導電型領域にそれぞ
れ形成された絶縁ゲート電界効果トランジスタ
と、他の導電型領域を一方の電極とし他の導電型
領域に形成された絶縁ゲート電界効果トランジス
タのゲートに接続された第２のダイオードと、他
の導電型領域に電位を与える手段と、第２のダイ
オードと他の導電型領域に電位を与える手段との
間に接続された他の導電型領域で形成された抵抗
とを含む半導体装置を得る。
次に図面について説明する。
第１図は、従来用いられてきた静電保護装置の
平面図、第２図は、第１図を点線方向に切つた時
の断面図である。Ｎ型半導体基板９にはＰチヤン
ネル型のMOS電界効果トランジスタが形成され
ており、比較的低い不純物濃度のＰウエル領域１
にはＮチヤンネル型のMOS電界効果トランジス
タが形成されている。これらＰチヤンネル型とＮ
チヤンネル型MOS電界効果トランジスタのゲー
ト同志は共に入力端子に接続されるとともに静電
保護装置に接続されている。第１図、第２図はこ
の静電保護装置を示したものでＰウエル１に形成
されたN+領域２とP+領域３とのN+−P+ダイオ
ード面とＰウエル１に電源VSSを与える配線４と
の接続部７との間の抵抗は、N+−P+ダイオード
の一側面１００に連らなる抵抗R1が最小で抵抗
値の順として、一側面１００に連らなるもの〈一
側面２００に連らなるもの、一側面３００に連ら
なるもの〈一側面４００に連らなるものとなる。
これらの抵抗は主にP+領域３で形成される。こ
のためどうしてもN+領域２の一側面１００に、
電流が集中しやすくなり、有効ダイオードの４面
のうち１面しか活用されないために、この一側面
１００のP+−N+接合が破壊されやすい。基板１
にも静電破壊保護用のP+−N+ダイオードが形成
されるが、これはN+領域２とP+領域３で形成さ
れるダイオードに比べて、基板１に電源電位を与
える配線と接する部分がダイオードから十分に離
れているため、平均して４面の全てが有効に利用
され破壊強度が高い。
平面図、第２図は、第１図を点線方向に切つた時
の断面図である。Ｎ型半導体基板９にはＰチヤン
ネル型のMOS電界効果トランジスタが形成され
ており、比較的低い不純物濃度のＰウエル領域１
にはＮチヤンネル型のMOS電界効果トランジス
タが形成されている。これらＰチヤンネル型とＮ
チヤンネル型MOS電界効果トランジスタのゲー
ト同志は共に入力端子に接続されるとともに静電
保護装置に接続されている。第１図、第２図はこ
の静電保護装置を示したものでＰウエル１に形成
されたN+領域２とP+領域３とのN+−P+ダイオ
ード面とＰウエル１に電源VSSを与える配線４と
の接続部７との間の抵抗は、N+−P+ダイオード
の一側面１００に連らなる抵抗R1が最小で抵抗
値の順として、一側面１００に連らなるもの〈一
側面２００に連らなるもの、一側面３００に連ら
なるもの〈一側面４００に連らなるものとなる。
これらの抵抗は主にP+領域３で形成される。こ
のためどうしてもN+領域２の一側面１００に、
電流が集中しやすくなり、有効ダイオードの４面
のうち１面しか活用されないために、この一側面
１００のP+−N+接合が破壊されやすい。基板１
にも静電破壊保護用のP+−N+ダイオードが形成
されるが、これはN+領域２とP+領域３で形成さ
れるダイオードに比べて、基板１に電源電位を与
える配線と接する部分がダイオードから十分に離
れているため、平均して４面の全てが有効に利用
され破壊強度が高い。
第３図は、本発明の一実施例を示す平面図であ
り、第４図は、その点線方向の断面図である。従
来例と同様に、Ｎ型基板１９とＰウエル１１とに
それぞれＰチヤンネル型およびＮチヤンネル型の
MOS電界効果トランジスタが形成されており、
これらのゲート同志は共に入力端子と静電破壊保
護用のダイオードに接続されている。静電破壊保
護用ダイオードは基板１９にＰウエル１１とにそ
れぞれ形成されており、第３図、第４図にはＰウ
エル１１に形成されたものが示されている。Ｐウ
エル１１にはN+領域１２とP+領域１３が形成さ
れており、これらでダイオードを構成している。
Ｐウエル１１に電源電圧VSSを与える配線１４と
の接続部とN+領域１２との間のＰウエル１１表
面にはP+領域１３を設けない部分を設けており、
これによつて従来例の10倍以上（数kΩ以上）の
抵抗値を有する抵抗R1を構成している。このた
め、N+領域１２とP+領域１３とで構成されるダ
イオードの有効面は、ほぼ４面全部となり、一側
面に電流が集中することがなくなる。従つて、図
示していない基板１９に設けた静電破壊保護用の
ダイオードとほぼ同等の破壊強度を得ることがで
きる。
り、第４図は、その点線方向の断面図である。従
来例と同様に、Ｎ型基板１９とＰウエル１１とに
それぞれＰチヤンネル型およびＮチヤンネル型の
MOS電界効果トランジスタが形成されており、
これらのゲート同志は共に入力端子と静電破壊保
護用のダイオードに接続されている。静電破壊保
護用ダイオードは基板１９にＰウエル１１とにそ
れぞれ形成されており、第３図、第４図にはＰウ
エル１１に形成されたものが示されている。Ｐウ
エル１１にはN+領域１２とP+領域１３が形成さ
れており、これらでダイオードを構成している。
Ｐウエル１１に電源電圧VSSを与える配線１４と
の接続部とN+領域１２との間のＰウエル１１表
面にはP+領域１３を設けない部分を設けており、
これによつて従来例の10倍以上（数kΩ以上）の
抵抗値を有する抵抗R1を構成している。このた
め、N+領域１２とP+領域１３とで構成されるダ
イオードの有効面は、ほぼ４面全部となり、一側
面に電流が集中することがなくなる。従つて、図
示していない基板１９に設けた静電破壊保護用の
ダイオードとほぼ同等の破壊強度を得ることがで
きる。
尚、配線１６は基板１９とＰウエル１１にそれ
ぞれ形成したMOS電界効果トランジスタの共通
ゲート接続部および入力端子に、N+領域１２を
接続部１６を介して接続するものである。
ぞれ形成したMOS電界効果トランジスタの共通
ゲート接続部および入力端子に、N+領域１２を
接続部１６を介して接続するものである。
本例においては、Ｎ型基板にＰウエルを形成し
たものについて説明したが、Ｐ型基板にＮウエル
を形成したものについても、極性を変えることに
より同等の対策がとられることは言うまでもな
い。
たものについて説明したが、Ｐ型基板にＮウエル
を形成したものについても、極性を変えることに
より同等の対策がとられることは言うまでもな
い。
第１図は従来の典型的な保護装置の平面図、第
２図は第１図の点線部に於ける断面図である。第
３図は本発明の一実施例を示す平面図、第４図は
第３図の点線部に於ける断面図である。 １，１１……Ｐウエル、２，１２……N+領域、
３，１３……P+領域、４，１４……配線、５，
１５……配線、６，１６……接続部、７，１７…
…接続部、９，１９……Ｎ型基板。
２図は第１図の点線部に於ける断面図である。第
３図は本発明の一実施例を示す平面図、第４図は
第３図の点線部に於ける断面図である。 １，１１……Ｐウエル、２，１２……N+領域、
３，１３……P+領域、４，１４……配線、５，
１５……配線、６，１６……接続部、７，１７…
…接続部、９，１９……Ｎ型基板。
Claims (1)
- １ 一導電型の半導体基板と、該半導体基板内に
形成された逆導電型のウエル領域と、該ウエル領
域のほぼ中央部に形成された一導電型の高濃度領
域と、該一導電型の高濃度領域のほぼ全側面に接
触してダイオードを形成する逆導電型の高濃度領
域と、該ウエル領域の側面の一部から帯状に延在
するようにして設けられた逆導電型の抵抗領域と
を有し、該抵抗領域の端部を電圧端子に、該一導
電型領域を外部端子に接続したことを特徴とする
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56138105A JPS5839053A (ja) | 1981-09-02 | 1981-09-02 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56138105A JPS5839053A (ja) | 1981-09-02 | 1981-09-02 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5839053A JPS5839053A (ja) | 1983-03-07 |
| JPH022309B2 true JPH022309B2 (ja) | 1990-01-17 |
Family
ID=15214058
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56138105A Granted JPS5839053A (ja) | 1981-09-02 | 1981-09-02 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5839053A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0691226B2 (ja) * | 1988-07-12 | 1994-11-14 | 三洋電機株式会社 | 半導体集積回路 |
-
1981
- 1981-09-02 JP JP56138105A patent/JPS5839053A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5839053A (ja) | 1983-03-07 |
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