JPH02244122A - 液晶表示装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

〔産業上の利用分野〕 本発明は、液晶表示装置に係り、特に、薄膜トランジス
タ（ＴＰＴ）と画素電極とを画素の一構成要素とするア
クティブ・マトリックス方式の液晶表示装置に適用して
有効な技術に関するものである。 〔従来の技術〕 アクティブ・マトリックス方式のカラー液晶表示装置は
、マトリックス状に複数の画素が配置された液晶表示部
（液晶表示パネル）を有している。 液晶表示部の各画素は、隣接する２本の走査信号線（ゲ
ート信号線または水平信号線とも称す）と隣接する２本
の映像信号線（ドレイン信号線または垂直信号線とも称
す）との交差領域内に配置されている。走査信号線は、
列方向（水平方向）に延在し、行方向（垂直方向）に複
数本配置されている。一方、映像信号線は、走査信号線
と交差する行方向に延在し、列方向に複数本配置されて
いる。 液晶表示部（液晶デイスプレィ）は、第１の透明ガラス
基板（下部透明ガラス基板）上に薄膜トランジスタおよ
び透明画素電極、薄膜トランジスタの保護膜、液晶分子
の向きを設定するための配向膜が順次設けられた第１の
基板（下部基板）と、第２の透明ガラス基板（上部透明
ガラス基板）上に遮光膜（ブラックマトリックス）、カ
ラーフィルタ、カラーフィルタの保護膜、共通透明画素
電極、配向膜が順次設けられた第２の基板（上部基板）
と、開基板の各配向膜の間に封入された液晶と、該液晶
のシール材とによって構成されている。 液晶表示部は、上記第１の基板と、上記第２の基板とを
別々に作製し、両基板の互いの配向膜が向き合うように
、開基板間に複数個の球状あるいは円筒状等のスペーサ
材を介在させることにより所定の間隔を置いて重ね合わ
せ、開基板間に液晶封入口から液晶を封入し、液晶封入
口を除く第１および第２の基板の縁周囲全体に沿って設
けられるシール材によって封止することによって組み立
てられる。なお、第１の基板側あるいは第２の基板側は
バックライトが配置される。バックライトが配置された
基板側と反対側の基板が表示画面となる。 上記のように、画素は、主として、液晶、この液晶を介
在させて配置された透明画素電極および共通透明画素電
極、薄膜トランジスタ、カラーフィルタで構成されてい
る。透明画素電極、薄膜トランジスタ、カラーフィルタ
のそれぞれは、画素ごとに設けられている。また、薄膜
トランジスタのソース電極、ドレイン電極のうち一方の
電極は。 透明画素電極に接続され、もう一方の電極は、映像信号
線に接続され、かつ、ゲート電極は、走査信号線に接続
されている。カラーフィルタは、アクリル樹脂等の樹脂
材料で構成される染色基材に染料を着色して構成され、
画素に対向する位置に各画素毎に構成され、染め分けら
れている。すなわち、カラーフィルタは、画素と同様に
、隣接する２本の走査信号線と隣接する２本の映像信号
線との交差領域内に構成されている。 また、第２の透明ガラス基板側からの薄膜トランジスタ
に対する遮光のために、走査信号線、映像信号線、薄膜
トランジスタに対応する部分（異色のカラーフィルタど
うしの間の部分）の第２の透明ガラス基板上に１例えば
、クロム（Ｏｒ）等の金属や黒インキ等の黒色有機膜等
から成る遮光膜（ブラックマトリックス）が設けられて
いる。 これにより第２の透明ガラス基板側からの外部の自然光
（第２の基板側にバックライトを配置した場合は、バッ
クライトの光）が薄膜トランジスタに当たるのを防止す
ることができると共に、バックライトの光をさえぎるこ
とにより画素の輪郭が明確になるので、液晶表示のコン
トラストを向上させることができる。 次に、従来の液晶表示装置の製造方法についてさらに詳
しく説明する。まず、第１の透明ガラス基板上に薄膜ト
ランジスタおよび透明画素電極、薄膜トランジスタの保
護膜、配向膜を順次設け、配向膜に配向処理を施して第
１の基板を作製する。 配向処理は、液晶分子の向きを設定するために所定の細
溝を多数設ける処理である。 また、これと別の工程で第２の基板を作製する。 まず、走査信号線、映像信号線、薄膜トランジスタに対
応する部分の第２の透明ガラス基板上にＣｒや黒色イン
ク等から成る遮光膜（ブラックマトリックス）を選択的
に設ける０次に、遮光膜を設けた第２の透明ガラス基板
上にカラーフィルタを選択的に設ける。カラーフィルタ
を設けるには。 まず、第２の透明ガラス基板の表面に例えばアクリル樹
脂のような感光性可染樹脂から成る染色基材を設け、フ
ォトリソグラフィー技術で、例えばまず赤色フィルタ形
成領域以外の染色基材を除去する。この後、染色基材を
赤色染料で染め、固着処理を施し、赤色フィルタを設け
る９次に、同様な工程を施すことによって、緑色フィル
タ、青色フィルタを順次設ける。次に、カラーフィルタ
が設けられた透明ガラス基板上にカラーフィルタの保護
膜を設ける０次に、保護膜上に共通透明画素電極を設け
、所定の形状にパターニング（パターン化）する。次に
、共通透明画素電極が設けられた透明ガラス基板上に配
向膜を設け、配向膜に配向処理を施す。 その後、第１の基板と第２の基板の互いの配向膜が向き
合うように、開基板間に介在されたスペーサ材により所
定の間隔を置いて両基板を重ね合わせ１両基板間に液晶
封入口から液晶を封入し、基板周囲のシール材により液
晶を封止する。 なお、ＴＰＴを使用したアクティブマトリックス液晶表
示装置は、例えば、「日経エレクトロニクス」２１１頁
（１９８４年９月１０日　日経マグロウヒＪし社発行）
により公知である。 〔発明が解決しようとする課題〕 遮光膜として黒インキを用いる場合、遮光効果を得るた
めには、黒インキの膜厚として２〜３μｍ必要である。 透明ガラス基板上に遮光膜を設けた後、カラーフィルタ
を設けるが、カラーフィルタと遮光膜との間に間隙が存
在するとその部分は遮光できず、また遮光膜が設けられ
ていない領域のみにカラーフィルタを設けることは難し
いので、カラーフィルタは遮光膜上に一都電なって設け
られる。従って、透明ガラス基板上にカラーフィルタを
設けた状態においては、基板表面が平坦ではなく、遮光
膜とカラーフィルタの重なった部分の厚さが厚くなって
いる。基板表面が平坦でないと、もう一方の基板（下部
透明ガラス基板）と重ねて組み合わせるとき、周基板間
のギャップを制御するのが難しい、基板間ギャップが変
わると（一定でないと）、画素のスイッチング素子であ
る薄膜トランジスタのしきい値電圧、応答速度。 駆動電圧等の特性が変わってしまい、製品の信頼性が低
下し、歩留りが低下する問題がある。また。 基板間で所定のギャップを開けるために周基板間には例
えば球状の複数個のスペーサが介在されている。このス
ペーサを設けるには、両基板を重ね合わせる前に一方の
基板面上（一番表面にある配向膜上）にスペーサを分散
させて設けるので、所定の位置に設けることができない
、従って、スペーサが遮光膜とカラーフィルタの重なっ
た厚さの厚い箇所に配置された場合は、その箇所だけ基
板間ギャップが広くなる。このように局部的に基板間ギ
ャップが異なると、基板間に封止された液晶の屈折率が
局部的に変わり、表示画面上には色むらとなって現われ
る。このように透明ガラス基板上に遮光膜を設けた状態
が平坦でないと上記のような問題が生じる。 また、遮光膜としてＣｒ等の金属膜を用いる場合は、黒
色インキより厚さが薄くてよいので、上記の問題につい
ては黒色インキより深刻ではない。 しかし、Ｃｒ膜を設けるには、真空蒸着法、スパッタ法
等を用いて膜を設けた後、フォトリソグラフィー法を用
いてパターニングして遮光膜を設ける。この方法では長
時間を要するため、生産性が悪く、製造コストが高くな
る問題がある。 本発明の目的は、透明ガラス基板上に遮光膜を平坦に設
けることにより遮光膜の膜厚の影響を低減でき、基板間
ギャップの制御が容易で、基板間ギャップを一定にする
ことができ、特性の変動や色むらをなくし、製品の信頼
性、歩留り、画質を向上させることができる液晶表示装
置を提供することにある。 本発明の他の目的は、遮光膜を安価に設け、製造コスト
を低下し、かつ、生産性を向上することにある。 〔課題を解決するための手段〕 上記の目的を達成するために、本発明の液晶表示装置は
、遮光膜が設けられる部分の透明ガラス基板表面に選択
的に凹部が設けられ、この凹部に遮光膜が平坦に埋め込
まれ、この遮光膜が設けられていない透明ガラス基板上
にカラーフィルタが設けられている（遮光膜とカラーフ
ィルタとは通常、−都電なって設けられる）、すなわち
、透明ガラス基板を予め遮光膜を設けるパターン形状に
エツチングし、エツチングした凹部に遮光膜を平坦に埋
め込む。 第１図は１本発明の液晶表示装置の構成の一例を示す概
略断面図である。図において、１は透明ガラス基板、２
は透明ガラス基板１の表面に選択的に設けられた凹部５
３は凹部２に平坦に埋め込まれた遮光膜、４は遮光膜３
が設けられていない透明ガラス基板１上に設けられたカ
ラーフィルタ（Ｒは赤色フィルタ、Ｇは緑色フィルタ、
Ｂは青色フィルタ）、５はスペーサ、６は透明ガラス基
板１とスペーサ５を介して重ね合わされた第２の透明ガ
ラス基板、７は透明ガラス基板１と６の間に封止された
液晶である。なお、この図では、配向膜１画素電極等は
図示省略しである。 〔作用〕 本発明では、透明ガラス基板を予めエツチングして設け
た凹部に遮光膜を平坦に埋め込む構成なので、透明ガラ
ス基板に遮光膜を設けた状態の基板表面は平坦であり、
カラーフィルタも平坦に設けることができる、従って、
基板間ギャップの制御が容易にでき、基板間ギャップを
一定にすることができるので、しきい値電圧等の特性の
変動を防止することができ、製品の信頼性１歩留りを向
上することができる。また、局部的に基板ギャップの広
い部分が生じるのを防止することができるので、液晶の
局部的な屈折率の変化に起因する色むらを防止すること
ができ、画質を向上させることができる。 また、本発明では、遮光膜として製造コストの安い黒イ
ンキを用いることができるので、製造コストを低減し、
生産性を向上することができる（Ｃｒ等の金属等の他の
材料膜を用いてもよい）。 〔実施例〕 第２図は１本発明を適用すべきアクティブ・マトリック
ス方式のカラー液晶表示装置の液晶表示部の一画素の要
部平面図、第３図は、第２図の■−■切断線で切った部
分とシール部周辺部の断面図、第４図は、第２図に示す
画素を複数配置した液晶表示部の要部平面図である。 第３図に示すように、下部透明ガラス基板５ＵＢ１の内
側（液晶側）の表面上に、薄膜トランジスタＴＰＴおよ
び透明画素電極ＩＴＯが設けられている。下部透明ガラ
ス基板５ＵＢＩは例えば１．１ｍｍ程度の厚さで構成さ
れている。 本実施例の液晶表示装置は、第３図に示すように、遮光
膜が設けられる部分の透明ガラス基板５ＵＢ２の表面に
選択的に凹部が設けられ、この凹部に遮光膜ＢＭが平坦
に埋め込まれ、この遮光膜ＢＭが設けられていない透明
ガラス基板５ＵＢＺ上にカラーフィルタＦＩＬが設けら
れている。 本実施例では、透明ガラス基板５ＵＢ２に遮光膜ＢＭを
設けた状態の基板表面は平坦であり、カラーフィルタＦ
ＩＬも平坦に設けることができる。 従って、基板間ギャップの制御が容易にでき、基板間ギ
ャップを一定にすることができるので、薄膜トランジス
タＴＰＴのしきい値電圧等の特性の変動を防止すること
ができ、製品の信頼性、歩留りを向上することができる
。また、局部的に基板ギャップの広い部分我生じるのを
防止することができるので、液晶ＬＣの局部的な屈折率
の変化に起因する色むらを防止することができ、画質を
向上させることができる。 また、遮光膜ＢＭとして製造コストの安い黒インキを用
いることができるので、製造コストを低減し、生産性を
向上することができる。 次に、第１図を用いて本実施例の液晶表示装置の製造方
法の要部について説明する。 まず、透明ガラス基板１上にフォトレジストを塗布し、
遮光膜のパターンを有するマスクを介して露光した後、
現像する。次に、フッ酸と硝酸を混合したエツチング液
に当該基板を浸漬し５透明ガラス基板１上のフォトレジ
スト膜の遮光膜を設けるべきパターン部分を所定の時間
エツチングして凹部２を設ける０次に、フォトレジスト
膜を剥離する０次に、黒色インキをロールコーティング
法等により基板全面に塗布する。黒色インキとしては、
例えばエポキシ、アクリル等の熱硬化型樹脂に黒色顔料
や染料を混合したものを用いる。次に、透明ガラス基板
１と平行に設けたスキージ（ゴム板）により不用の黒色
インキを取り除いた後、有機溶剤を染み込ませたスポン
ジを具備するローラで透明ガラス基板１の表面を拭き取
り、凹部２内のみに黒色インキを設ける。次に、黒色イ
ンキを熱硬化させ、遮光膜３を設ける。次に、透明ガラ
ス基板１上にカラーフィルタ４、カラーフィルタの保護
膜、画素電極、および配向膜の形成、ならびに配向膜の
配向処理を行ない、スペーサ５を介して他方の透明ガラ
ス基板６と接着し、周基板間に液晶７を充填して液晶表
示部を完成する。 これらの工程およびその他の工程については既に述べた
ので、説明を省略する。 なお、本実施例においては、第３図以外の図面において
ブラックマトリックスＢＭを図示省略しである。 第４図に示すように、各画素は、隣接する２本の走査信
号線（ゲート信号線または水平信号線）ＧＬと、隣接す
る２本の映像信号線（ドレイン信号線または垂直信号線
）ＤＬとの交差領域内（４本の信号線で囲まれた領域内
）に配置されている。 走査信号線ＧＬは、第２図および第４図に示すように、
列方向（水平方向）に延在し、かつ行方向（垂直方向）
に複数本配置されている。映像信号線ＤＬは１行方向に
延在し、かつ列方向に複数本配置されている。 各画素の薄膜トランジスタＴＰＴは、画素内において３
つ（複数）に分割され、薄膜トランジスタ（分割薄膜ト
ランジスタ）ＴＦＴＩ、ＴＰＴ２およびＴＰＴ３で構成
されている。薄膜トランジスタＴＰＴＩ〜ＴＦＴ３のそ
れぞれは、実質的に同一寸法（チャネル長とチャネル幅
が同じ）で構成されている。この分割された薄膜トラン
ジスタＴＰＴＩ〜ＴＦＴ３のそれぞれは、主にゲート電
極ＧＴ、絶縁膜ＧＩ、ｉ型（真性、１ｎｔｒｉｎｓｉｃ
。 導電型決定不純物がドープされていない）シリコン（Ｓ
ｉ）からなるｉ型半導体層ＡＳ、１対のソース電極ＳＤ
Ｉおよびドレイン電極ＳＤ２で構成されている。なお、
ソース・ドレインは本来その間のバイアス極性によって
決まり、この液晶表示装置の回路ではその極性は動作中
反転するので、ソース・ドレインは動作中入れ替わると
理解されたい、しかし、以下の説明でも、便宜上一方の
ＳＤＩをソース、他方のＳｎ２をドレインと固定して表
現する。 ゲート電極ＧＴは、第５図（所定の製造工程における画
素の要部平面図）に詳細に示すように、走査信号線ＯＬ
から行方向（第２図および第５図において下方向）に突
出する丁字形状で構成されている（丁字形状に分岐され
ている）、すなわち、ゲート電極ＧＴは、映像信号線Ｄ
Ｌと実質的に平行に延在するように構成されている。ゲ
ート電極ＧＴは、薄膜トランジスタＴＰＴＩ〜ＴＦＴ３
のそれぞれの形成領域まで突出するように構成されてい
る。薄膜トランジスタＴＰＴＩ〜ＴＦＴ３のそれぞれの
ゲート電極ＧＴは、一体に（共通ゲート電極として）構
成されており、同一の走査信号線ＯＬに連続して設けら
れている。ゲート電極ＧＴは、薄膜トランジスタＴＰＴ
の形成領域において大きい段差をなるべく作らないよう
に、単層の第１導電膜ｇ１で構成する。第１導電膜ｇ１
は、例えばスパッタ法で設けられたクロム（Ｃｒ）膜を
用い、１１００人程度０膜厚で設ける。 このゲート電極ＧＴは、第２図、第３図および第６図（
所定の製造工程における画素の要部平面図）に示されて
いるように、ｉ型半導体層ＡＳを（下方から見て）完全
に覆うようにそれより太き目に設けられる。従って、下
部透明ガラス基板５ＵＢＩの下方に蛍光燈等のバックラ
イトを取り付けた場合、この不透明のＣｒゲート電極Ｇ
Ｔが影となって、半導体ＪｉｌＡＳにはバックライト光
が当たらず、上述した光照射による導電現象すなわちＴ
ＰＴのオフ特性劣化は起きにくくなる。なお、ゲート電
極ＧＴの本来の大きさは、ソース・ドレイン電極ＳＤＩ
、８０２間をまたがるに最低限必要な（ゲート電極とソ
ース・ドレイン電極の位置合わせ余裕分も含めた）幅を
持ち、チャネル＠Ｗを決めるその奥行き長さはソース・
ドレイン電極間の距離（チャネル長）Ｌとの比、すなわ
ち相互コンダクタンスｇｍを決定するファクタＷ／Ｌを
いくつにするかによって決められる。 この液晶表示装置におけるゲート電極の大きさはもちろ
ん、上述した本来の大きさよりも大きくされる。 ゲート電極ＧＴのゲートおよび遮光の機能面からだけで
考えれば、ゲート電極ＧＴおよびその配線ＧＬは単一の
層で一体に設けてもよく、この場合不透明導電材料とし
てＳｉを含有させたアルミニウム（ＡＭ）、純ＡＱ、お
よびパラジウム（Ｐｄ）を含有させたへΩ等を選ぶこと
ができる。 ここでは走査信号線ＧＬは、第１導電膜ｇ１およびその
上部に設けられた第２導電膜ｇ２からなる複合膜で構成
されている。この走査信号線ＧＬの第１導電膜ｇ１は、
ゲート電極ＧＴの第１導電膜ｇ１と同一製造工程で設け
られ、かつ一体に構成されている。第２導電膜ｇ２は例
えばスパッタ法で設けられたＡＭ膜を用い、９００〜４
０００人程度の膜厚で設ける。第２導電膜ｇ２は、走査
信号線ＯＬの抵抗値を低減し、信号伝達速度の高速化（
画素の情報の書き込み特性）を図ることができるように
構成されている。 また、走査信号線ＯＬは、第１導電膜ｇ１の帽に比べて
第２導電膜ｇ２の幅を小さく構成している。すなわち、
走査信号線ＧＬは、その側壁の段差形状をゆるやかにす
ることができるので、その上層に設ける絶縁膜ＧＩの表
面を平担化できるように構成されている。 絶縁膜ＧＩは、薄膜トランジスタＴＰＴＩ〜ＴＦＴ３の
それぞれのゲート絶縁膜として使用される。絶縁膜ＧＩ
は、ゲート電極ＧＴおよび走査信号線ＧＬの上層に設け
られている。絶縁膜ＧＩは例えばプラズマＣＶＤ法で設
けられた窒化珪素膜を用い、３５００人程度０膜厚で設
ける。上述のように、絶縁膜ＧＩの表面は、薄膜トラン
ジスタＴＰＴ１〜ＴＦＴ３のそれぞれの形成領域および
走査信号線ＧＬの形成領域において平担化されている。 ｉ型半導体層Ａｓは、第６図（所定の製造工程における
要部平面図）で詳細に示すように、複数に分割された薄
膜トランジスタＴＰＴ１〜ＴＦＴ３のそれぞれのチャネ
ル形成領域として使用される。複数に分割された薄膜ト
ランジスタＴＰＴＩ〜ＴＦＴ３のそれぞれのｉ型半導体
層ＡＳは、画素内において一体に構成されている。すな
わち、画素の分割された複数の薄膜トランジスタＴＰＴ
１〜ＴＦＴ３のそれぞれは、１つの（共通の）ｊ型半導
体層Ａｓの島領域で構成されている。ｉ型半導体層ＡＳ
は、非晶質シリコン膜または多結晶シリコン膜で形成し
、約２００００程度の膜厚で設ける。 このｉ型半導体層ＡＳは、供給ガスの成分を変えてＳｉ
、Ｎ４からなる絶縁膜ＧＩの形成に連続して、同じプラ
ズマＣＶＤ装置で、しかも下部透明ガラス基板５ＵＢ１
はその装置から外部に取り出すことなく設けられる。ま
た、オーミックコンタクト用のＰをドープしたＮ＋型半
導体層ｄｏ（第３図）も同様に連続して約３００人の厚
さに設けられる。その後、下部透明ガラス基板５ＵＢＩ
はＣＶＤ装置から外に取り出され、フォトリソグラフィ
ー（写真処理）技術により、Ｎ＋型半導体層ｄＯおよび
ｉ型半導体層ＡＳは第２図、第３図および第６図に示す
ように独立した島状にバターニングされる。 このように、一画素において複数に分割された薄膜トラ
ンジスタＴＰＴＩ〜ＴＦＴ３のそれぞれのｉ型半導体層
ＡＳを一体に構成することにより、薄膜トランジスタＴ
ＦＴＩ−ＴＦＴ３のそれぞれに共通のドレイン電極ＳＤ
２がｉ型半導体層ＡＳ（実際には、第１導電膜ｇ１の膜
厚、Ｎ１型半導体層ｄＯの膜厚およびｉ型半導体層ＡＳ
の膜厚とを加算した膜厚に相当する段差）をドレイン電
極ＳＤ２側からｉ型半導体層ＡＳ側に向って１度乗り越
えるだけなので、ドレイン電極ＳＤ２が断線する確率が
低くなり１点欠陥の発生する確率を低減することができ
る。すなわち、この液晶表示装置では、ドレイン電極Ｓ
Ｄ２がｉ型半導体層ＡＳの段差を乗り越える際に画素内
に発生する点欠陥を３分の１に低減できる。 また、この液晶表示装置のレイアウトと異なるが、ｉ型
半導体層ＡＳを映像信号線ＤＬが直接乗り越え、この乗
り越えた部分の映像信号ｍＤＬをドレイン電極ＳＤ２と
して構成する場合、映像信号線ＤＬ（ドレイン電極５Ｄ
２）がｉ型半導体層ＡＳを乗り越える際の断線に起因す
る線欠陥の発生する確率を低減することができる。すな
わち、−画素内で複数に分割された薄膜トランジスタＴ
ＰＴＩ〜ＴＦＴ３のそれぞれのｉ型半導体層ＡＳを一体
に構成することにより、映像信号線ＤＬ（ドレイン電極
５Ｄ２）がｉ型半導体層ＡＳを１度だけしか乗り越えな
いためである（実際には、乗り始めと乗り終わりの２度
である）。 ｉ型半導体層ＡＳは、第２図、第６図および第７図（所
定の製造工程における画素の要部平面図）に詳細に示す
ように、走査信号線ＯＬと映像信号線ＤＬとの交差部（
クロスオーバ部）の両者間まで延在させて設けられてい
る。この延在させたｉ型半導体層ＡＳは、交差部におけ
る走査信号ａＧＬと映像信号線ＤＬとの短絡を低減する
ように構成されている。 一画素内で複数に分割された薄膜トランジスタＴＰＴＩ
〜ＴＦＴ３のそれぞれのソース電極ＳＤＩと共通のドレ
イン電極ＳＤ２とは、第２図、第３図および第７図で詳
細に示すように、ｉ型半導体層Ａｓ上にそれぞれ離隔し
て設けられている。 ソース電極ＳＤＩ、ドレイン電極ＳＤ２のそれぞれは、
回路のバイアス極性が変ると、動作上、ソースとドレイ
ンとが入れ替わるように構成されている。すなわち、薄
膜トランジスタＴＰＴは、ＦＥＴ（電界効果トランジス
タ）と同様に双方向性である。 ソース電極ＳＤＩ、ドレイン電極ＳＤ２のそれぞれは、
Ｎ＋型半導体層ｄｏに接触する下層側から、第１導電膜
ｄ１、第２導電膜ｄ２．第３導電膜ｄ３を順次重ね合わ
せて構成されている。ソース電極ＳＤ１の第１導電膜ｄ
１、第２導電膜ｄ２および第３導電膜ｄ３は、ドレイン
電極ＳＤ２のそれぞれと同一製造工程で設けられる。 第１導電膜ｄ１は、スパッタ法で設けたＣｒ膜を用い、
５００〜１０００人の膜厚（この液晶表示装置では、６
００人程０の膜厚）で設ける。Ｃｒ膜は、膜厚を厚く設
けるとストレスが大きくなるので、２０００人程度０膜
厚を越えない範囲で設けるｓ　Ｃｒ膜は、Ｎ＋型半導体
層ｄＯとの接触が良好である。 Ｃｒ膜は、後述する第２導電膜ｄ２のＡＱがＮ４′型半
導体層ｄｏに拡散することを防止する、所謂バリア層を
構成する。第１導電膜ｄ１としては。 Ｃｒ膜の他に、高融点金属（Ｍｏ、Ｔｉ、Ｔａ。 Ｗ）膜、高融点金属シリサイド（ＭｏＳｉ２、ＴｉＳｉ
、、ＴａＳｉ、、ＷＳｉ、）膜で設けてもよい。 第１導電膜ｄ１をフォトリソグラフィー技術でパターニ
ングした後、同じフォトマスクを用いて、あるいは第１
導電膜ｄ１をマスクとしてＮ＋型半導体層ｄｏが除去さ
れる。すなわち、ｉ型半導体層Ａｓ上に残っていたＮ＋
型半導体層ｄｏは第１導電膜ｄ１以外の部分が自己整合
（セルファライン）で除去される。このとき、Ｎ＋型半
導体層ｄＯはその厚さ分はすべて除去されるようにエツ
チングされるのでｉ型半導体層ＡＳも若干その表面部分
でエツチングされるが、その程度はエツチング時間で制
御すればよい。 その後、第２導電膜ｄ２がＡＱをスパッタすることによ
り３０００〜５５００人の膜厚（この液晶表示装置では
、３５００人程度０膜厚）に設けられる。ＡＱ膜は、Ｃ
ｒ膜に比べてストレスが小さく、厚い膜厚に設けること
が可能で、ソース電極ＳＤ１、ドレイン電極ＳＤ２およ
び映像信号線ＤＬの抵抗値を低減するように構成されて
いる。すなわち、第２導電膜ｄ２は、薄膜トランジスタ
ＴＰＴの動作速度の高速化および映像信号線ＤＬの信号
伝達速度の高速化を図ることができるように構成されて
いる。従って、第２導電膜ｄ２により、画素の書き込み
特性を向上することができる。第２導電膜ｄ２としては
、ＡＱ膜の他に、Ｓｉや銅（Ｃｕ）やＰｄを添加物とし
て含有させたＡＱ膜で設けてもよい。 第２導電膜ｄ２がフォトリソグラフィー技術によりパタ
ーニングされた後、３００〜２４００人の膜厚（この液
晶表示装置では、１２００人程度０膜厚）でスパッタ法
で設けられた透明導電膜（ＩＴＯ：ネサ膜）によって、
第３導電膜ｄ３が設けられる。 この第３導電膜ｄ３は、ソース電極ＳＤ１．ドレイン電
極ＳＤ２および映像信号線ＤＬを構成するとともに、透
明画素電極ＩＴ○を構成するようになっている。 ソース電極ＳＤＩおよびドレイン電極ＳＤ２の第１導電
膜ｄ１は、第１導電膜ｄ１と第２導電膜ｄ２および第３
導電膜ｄ３との間の製造工程においてマスク合わせずれ
が生じても、第２導電膜ｄ２および第３導電膜ｄ３に比
べて大きい寸法になるようにチャネルが設けられる側が
大きい寸法になるように構成されている（第１導電膜ｄ
１〜第３導電膜ｄ３のそれぞれのチャネル形成領域側が
オンザラインでもよい）。また、ソース電極ＳＤ１およ
びドレイン電極ＳＤ２の第１導電膜ｄ１のそれぞれは、
薄膜トランジスタＴＰＴのゲート長りを規定するように
構成されている。 このように、−画素内で複数に分割された薄膜トランジ
スタＴＰＴＩ〜ＴＦＴ３において、ソース電極ＳＤ１．
　ドレイン電極ＳＤ２のそれぞれの第１導電膜ｄ１のチ
ャネル形成領域側を第２導電膜ｄ２および第３導電膜ｄ
３に比べて大きい寸法で構成することにより、ソース電
極ＳＤＩ、ドレイン電極ＳＤ２のそれぞれの第１導電膜
ｄ１間の寸法で、薄膜トランジスタＴＰＴのゲート長り
を規定することができる。第１導電膜ｄ１間の離隔寸法
（ゲート長Ｌ）は、加工精度（パターニング精度）で規
定することができるので、薄膜トランジスタＴＰＴＩ〜
ＴＦＴ３のそれぞれのゲート長りを均一にすることがで
きる。 ソース電極ＳＤＩは、上述のように、透明画素電極ＩＴ
Ｏに接続されている。ソース電極ＳＤＩは、ｉ型半導体
層ＡＳの段差形状（第１導電膜ｇ１の膜厚、Ｎ“型半導
体層ｄｏの膜厚およびｉ型半導体層ＡＳの膜厚とを加算
した膜厚に相当する段差）に沿って構成されている。具
体的には、ソース電極ＳＤＩは、ｉ型半導体層ＡＳの段
差形状に沿って設けられた第１導電膜ｄ１と、この第１
導電膜ｄ１の上部にそれに比べて透明画素電極工Ｔｏと
接続される側を小さい寸法で設けた第２導電膜ｄ２と、
この第２導電膜から露出する第１導電膜ｄ１に接続され
た第３導電膜ｄ３とで構成されている。ソース電極ＳＤ
Ｉの第１導電膜ｄ１は、Ｎ＋型半導体層ｄｏとの接着性
が良好であり、かつ主に第２導電膜ｄ２からの拡散物に
対するバリア層として構成されている。ソース電極ＳＤ
Ｉの第２導電膜ｄ２は、第１導電膜ｄ１のＣｒ膜がスト
レスの増大のため厚く設けることができず、ｉ型半導体
層ＡＳの段差形状を乗り越えられないので、このｉ型半
導体層ＡＳを乗り越えるために構成されている。すなわ
ち、第２導電膜ｄ２は、厚く設けることでステップカバ
レッジ（段差被覆）を向上している。第２導電膜ｄ２は
、厚く設けることができるので、ソース電極ＳＤＩの抵
抗値（ドレイン電極ＳＤ２や映像信号線ＤＬについても
同様）の低減に大きく寄与している。第３導電膜ｄ３は
、第２導電膜ｄ２のｉ型半導体ＲＡＳに起因する段差形
状を乗り越えることができないので、第２導電膜ｄ２の
寸法を小さくすることで。 露出する第１導電膜ｄ１に接続するように構成されてい
る。第１導電膜ｄ１と第３導電膜ｄ３とは、接着性が良
好であるばかりか、両者間の接続部の段差形状が小さい
ので、確実に接続することができる。 このように、薄膜トランジスタＴＰＴのソース電極ＳＤ
Ｉを、少なくともｉ型半導体層ＡＳに沿って設けられた
バリア層としての第１導電膜ｄ１と、この第１導電膜ｄ
１の上部に設けられ、第１導電膜ｄ１に比べて比抵抗値
が小さく、かつ第１導電膜ｄ】に比べて小さい寸法の第
２導電膜ｄ２とで構成し、この第２導電膜ｄ２から露出
する第１導電膜ｄ１に透明画素電極ＩＴＯである第３導
電膜ｄ３を接続することにより、薄膜トランジスタＴＰ
Ｔと透明画素電極ＩＴＯとを確実に接続することができ
るので、断線に起因する点欠陥を低減することができる
。しかも、ソース電極ＳＤＩは、第１導電膜ｄ１がバリ
ア効果を有するので、抵抗値の小さい第２導電膜ｄ２（
ＡＱ膜）を用いることができるので、抵抗値を低減する
ことができる。 ドレイン電極ＳＤ２は、映像信号線ＤＬと一体に構成さ
れており、同一製造工程で設けられている。ドレイン電
極ＳＤ２は、映像信号線ＤＬと交差する列方向に突出し
たＬ字形状で構成されている６すなわち、−画素内で複
数に分割された薄膜トランジスタＴＰＴＩ〜ＴＦＴ３の
それぞれのドレイン電極ＳＤ２は、同一の映像信号線Ｄ
Ｌに接続されている。 透明画素電極ＩＴＯは、各画素ごとに設けられており、
液晶表示部の画素電極の一方を構成する。 透明画素電極ＩＴＯは、−画素内で複数に分割された薄
膜トランジスタＴＰＴ１〜ＴＦＴ３のそれぞれに対応し
て３つの透明画素電極（分割透明画素電極）ＩＴＯｌ、
ＩｒＯ２およびＩｒＯ２に分割されている。透明画素電
極ＩＴＯＩは、薄膜トランジスタＴＦＴＩのソース電極
ＳＤＩに接続されている。透明画素電極ＩＴＯ２は、薄
膜トランジスタＴＰＴ２のソース電極ＳＤＩに接続され
ている。透明画素電極ＩＴＯ３は、薄膜トランジスタＴ
ＦＴ３のソース電極ＳＤＩに接続されている。 透明画素電極ＩＴ０．１〜ＩＴ○３のそれぞれは、薄膜
トランジスタＴＰＴＩ〜ＴＦＴ３のそれぞれと同様に、
実質的に同一寸法で構成されている。 透明画素電極ＩＴＯＩ〜ＩＴＯ３のそれぞれは、薄膜ト
ランジスタＴＰＴＩ〜ＴＦＴ３のそれぞれのｉ型半導体
層Ａｓを一体に構成しである（分割されたそれぞれの薄
膜トランジスタＴＰＴを一箇所に集中的に配置しである
）ので、Ｌ字形状で構成している。 このように、隣接する２本の走査信号線ＧＬと隣接する
２本の映像信号Ｉ！ＤＬとの交差領域内に配置された一
画素内で薄膜トランジスタＴＰＴを複数の薄膜トランジ
スタＴＰＴＩ〜ＴＦＴ３に分割し、この複数に分割され
た薄膜トランジスタＴＰＴＩ〜ＴＦＴ３のそれぞれに複
数に分割した透明画素電極ＩＴＯＩ〜ＩＴＯ３のそれぞ
れを接続することにより１画素の分割された一部分（例
えば、薄膜トランジスタＴＦＴＩ）が点欠陥になるだけ
で、画素の全体としては点欠陥でなくなる（薄膜トラン
ジスタＴＦＴ２およびＴＦＴ３が点欠陥でない）ので、
画素全体としての点欠陥を低減することができる。 また、上記画素の分割された一部の点欠陥は、画素の全
体の面積に比べて小さい（この液晶表示装置の場合、画
素の３分の１の面積）ので、上記点欠陥を見にくくする
ことができる６、また、上記画素の分割された透明画素
電極ＩＴ０１〜ＩＴＯ３のそれぞれを実質的に同一寸法
で構成することにより１画素内の点欠陥の面積を均一に
することができる。 さらに、上記画素の分割された透明画素電極工ＴＯＩ〜
ＩＴ○３のそれぞれを実質的に同一寸法で構成すること
により、透明画素電極ＩＴＯＩ〜ＩＴＯ３のそれぞれと
上部透明ガラス基板５ＵＢ２の共通透明画素電極ＩＴＯ
とで構成されるそれぞれの液晶容量（Ｃｐｉｘ）と、こ
の透明画素電極ＩＴＯＩ〜ＩＴＯ３のそれぞれに付加さ
れる透明画素電極ＩＴＯＩ〜ＩＴＯ３とゲート電極ＧＴ
との重ね合わせで生じる重ね合わせ容量（Ｃｇｓ）とを
均一にすることができる。すなわち、透明画素電極ＩＴ
ＯＩ〜ＩＴＯ３のそれぞれは液晶容量および重ね合わせ
容量を均一にすることができるので、この重ね合わせ容
量に起因する液晶ＬＣの液晶分子に印加されようとする
直流成分を均一とすることができ、この直流成分を相殺
する方法を採用した場合、各画素の液晶にかかる直流成
分のばらつきを小さくすることができる。 薄膜トランジスタＴＰＴおよび透明画素電極ＩＴＯ上に
は、保護膜ＰＳＶＩが設けられている。 保護膜ＰＳＶＩは、主に薄膜トランジスタＴＰＴを湿気
等から保護するために設けられており、透明性が高く、
しかも耐湿性の良いものを使用する。 保護膜ＰＳＶＩは、例えばプラズマＣＶＤ法で設けた酸
化珪素膜や窒化珪素膜で形成されており、５０００〜１
１０００人の膜厚（この液晶表示装置では８０００人程
度０膜厚）で設ける。 薄膜トランジスタＴＦＴ上の保護膜ＰＳＶＩの上部には
、外部光がチャネル形成領域として使用されるｉ型半導
体層ＡＳに入射されないように、遮蔽膜ＬＳが設けられ
ている。第２図に示すように、遮蔽膜ＬＳは、点線で囲
まれた領域内に構成されている。遮蔽膜ＬＳは、光に対
する遮蔽性が高い、例えばＡＱ膜やＣｒ膜等で設けられ
ており、スパッタ法で１０００人程度０膜厚に設ける。 従って、薄膜トランジスタＴＰＴＩ〜ＴＦＴ３の共通半
導体層ＡＳは、上下にある遮光膜ＬＳおよびゲート電極
ＧＴによってサンドインチにされ、これによりｉ型半導
体層ＡＳには外部の自然光やバックライト光が当たらな
くなる。遮光膜ＬＳとゲート電極ＧＴは半導体層ＡＳよ
り寸法が太き目でほぼそれと相似形に設けられ、両者の
大きさはほぼ同じとされる（図では境界線が判るように
ゲート電極ＧＴを遮光膜ＬＳより小さ目に描いている）
。 なお、バックライトを上部透明ガラス基板５ＵＢ２側に
取り付け、下部透明ガラス基板５ＵＢＩを観察側（外部
露出側）とすることもでき、この場合は遮光膜ＬＳはバ
ックライト光の、ゲート電極ＧＴは自然光の遮光体とし
て働く。 薄膜トランジスタＴＰＴは、ゲート電極ＧＴに正のバイ
アスを印加すると、ソース−ドレイン間のチャネル抵抗
が小さくなり、バイアスを０にすると、チャネル抵抗は
大きくなるように構成されている。すなわち、薄膜トラ
ンジスタＴＰＴは、透明画素電極ＩＴＯに印加される電
圧をゲート電極ＧＴに印加するバイアスにより制御する
ように構成されている。 液晶ＬＣは、下部透明ガラス基板５ＵＢＩと上部透明ガ
ラス基板５ＵＢ２との間に設けられた空間内で、液晶分
子の向きを設定する下部配向膜０ＲＩＩおよび上部配向
膜○ＲＩ２との間に封入されている。 下部配向膜０ＲＩＩは、下部透明ガラス基板５ＵＢＩ側
の保護膜ＰＳＶＩの上部に設けられる。 上部透明ガラス基板５ＵＢ２の内側（液晶側）の表面に
は、カラーフィルタＦＩＬ、保護膜ＰＳｖ２、共通透明
画素電極（ＣＯＭ）ＩＴＯおよび上部配向膜○ＲＩ２が
順次積層して設けられている。 共通透明画素電極ＩＴＯは、下部透明ガラス基板５ＵＢ
Ｉ側に画素ごとに設けられた透明画素電極ＩＴＯに対向
し、隣接する他の共通透明画素電極ＩＴＯと一体に構成
されている。この共通透明画素電極ＩＴＯには、コモン
電圧Ｖ　ｃｏｗが印加されるように構成されている。コ
モン電圧Ｖｃｏｍは、映像信号１／１ＡＤＬに印加され
るロウレベルの駆動電圧Ｖ　ｄ　ｗｉｎとハイレベルの
駆動電圧Ｖ　ｄ　ｗａｘとの中間電位である。 カラーフィルタＦＩＬは、アクリル樹脂等の樹脂材料で
形成される染色基材に染料を着色して構成されている。 カラーフィルタＦＩＬは、画素に対向する位置に各画素
ごとに構成され、染め分けられている。すなわち、カラ
ーフィルタＦＩＬは、画素と同様に、隣接する２本の走
査信号線ＧＬと隣接する２本の映像信号ｗＡＤＬとの交
差領域内に構成されている。各画素は、カラーフィルタ
ＦＩＬの個々の所定の色フイルタ内において、複数に分
割されている。 カラーフィルタＦＩＬは、次のように設けることができ
る。まず、上部透明ガラス基板５ＵＢ２の表面に染色基
材を設け、フォトリソグラフィー技術で赤色フィルタ形
成領域以外の染色基材を除去する。この後、染色基材を
赤色染料で染め、固着処理を施し、赤色フィルタＲを設
ける０次に、同様な工程を施すことによって、緑色フィ
ルタＧ、青色フィルタＢを順次設ける。 このように、カラーフィルタＦＩＬの各色フィルタを各
画素と対向する交差領域内に設ける：とにより、カラー
フィルタＦＩＬの各色フイルタ間に、走査信号線ＧＬ、
映像信号＠ＤＬのそれぞれが存在するので、それらの存
在に相当する分、各画素とカラーフィルタＦＩＬの各色
フィルタとの位置合わせ余裕寸法を確保する（位置合わ
せマージンを大きくする）ことができる。さらに、カラ
ーフィルタＦＩＬの各色フィルタを設ける際に、異色フ
ィルタ間の位置合わせ余裕寸法を確保することができる
。 すなわち、この液晶表示装置では、隣接する２本の走査
信号線ＧＬと隣接する２本の映像信号線ＤＬとの交差領
域内に画素を構成し、この画素を複数に分割し、この画
素に対向する位置にカラーフィルタＦＩＬの各色フィル
タを設けることにより、上述の点欠陥を低減することが
できるとともに、各画素と各色フィルタとの位置合わせ
余裕寸法を確保することができる。 保護膜ＰＳＶ２は、カラーフィルタＦＩＬを異なる色に
染め分けた染料が液晶ＬＣに漏れることを防止するため
に設けられている。保護膜ＰＳｖ２は１例えばアクリル
樹脂、エポキシ樹脂等の透明樹脂材料で形成されている
。 この液晶表示装置は、下部透明ガラス基板５ＵＢｌ側の
それぞれの層と、上部透明ガラス基板５ＵＢ２側のそれ
ぞれの１とを別々に設け、その後、下部透明ガラス基板
５ＵＢＩと上部透明ガラス基板５ＵＢ２とを重ね合わせ
、両者間に液晶ＬＣを封入することによって組み立てら
れる。 液晶表示部の各画素は、第４図に示すように、走査信号
Ａ！ＧＬが延在する方向と同一列方向に複数配置され、
画素列Ｘ工ｌ　ｘ、、　ｘ３．　Ｘ４）・・・のそれぞ
れを構成している。各画素列Ｘ１．Ｘ、、Ｘ、。 Ｘ４．・・・のそれぞれの画素は、薄膜トランジスタＴ
ＦＴＩ〜ＴＦＴ３および透明画素電極ＩＴＯ１〜ＩＴＯ
３の配置位置を列単位において同一に構成している。す
なわち、画素列Ｘ１．ｘ、、・・・のそれぞれの画素は
、薄膜トランジスタＴＰＴＩ〜ＴＦＴ３の配置位置を左
側、透明画素電極ＩＴＯＩ〜ＩＴＯ３の配置位置を右側
に構成している。画素列Ｘ、、Ｘ、、・・・のそれぞれ
の行方向の次段の画素列Ｘ、、Ｘ４．・・・のそれぞれ
の画素は、画素列Ｘ工、Ｘ１．・・・のそれぞれの画素
を映像信号線ＤＬに対して線対称で配置した画素で構成
されている。 すなわち、画素列Ｘ、、　Ｘ、、・・・のそれぞれの画
素は、薄膜トランジスタＴＰＴＩ〜ＴＦＴ３の配置位置
を右側、透明画素電極ＩＴＯＩ〜ＩＴＯ３の配置位置を
左側に構成している。そして、画素列ＸｚｔＸ４．・・
・のそれぞれの画素は、画素列Ｘ１゜Ｘｌ、・・・のそ
れぞれの画素に対し、列方向に半画素間隔移動させて（
ずらして）配置されている。 すなわち、画素列Ｘの各画素間隔を１．０　（１，０ピ
ツチ）とすると、次段の画素列Ｘは、各画素間隔を１．
０とし、前段の画素列Ｘに対して列方向に０．５画素間
隔（０，５ピツチ）ずれている、各画素間を行方向に延
在する映像信号線ＤＬは、各画素列Ｘ間において、半画
素間隔分（０，５ピツチ分）列方向に延在するように構
成されている。 このように液晶表示部において、薄膜トランジスタＴＰ
Ｔおよび透明画素電極ＩＴＯの配置位置が同一である画
素を列方向に複数配置して画素列Ｘを構成し、画素列Ｘ
の次段の画素列Ｘを、前段の画素列Ｘの画素を映像信号
線ＤＬに対して線対称で配置した画素で構成し、次段の
画素列を前段の画素列に対して半画素間隔移動させて構
成することにより、第８図（画素とカラーフィルタとを
重ね合わせた状態における要部平面図）で示すように、
前段の画素列Ｘの所定の色フィルタが設けられた画素（
例えば、画素列Ｘ、の赤色フィルタＲが設けられた画素
）と次段の画素列Ｘの同一色フィルタが設けられた画素
（例えば、画素列Ｘ４の赤色フィルタＲが設けられた画
素）とを１．５画素間隔（１，５ピツチ）ｌ隔すること
ができる。すなわち、前段の画素列Ｘの画素は、最も近
傍の次段の画素列の同一色フィルタが設けられた画素と
常時１．５画素間隔分離隔するように構成されており、
カラーフィルタＦＩＬはＲＯＢの三角形配置構造を構成
している。カラーフィルタＦＩＬのＲＧＢの三角形配置
構造は、各色の混色を良くすることができるので、カラ
ー画像の解像度を向上することができる。 また、映像信号線ＤＬは、各画素列Ｘ間において、半画
素間隔分しか列方向に延在しないので、隣接する映像信
号線ＤＬと交差しなくなる。従って、映像信号線ＤＬの
引き回しを無くシ、その占有面積を低減することができ
、また、映像信号線ＤＬの迂回を無くシ、多層配線構造
を廃止することができる。 この液晶表示部の構成を回路的に示すと、第９図（液晶
表示部の等価回路図）に示すようになる。 第９図に示すＸｉＧ、Ｘｉ＋ＩＧ、・・・は、緑色フィ
ルタＧが設けられる画素に接続された映像信号線ＤＬで
ある。　Ｘ　ｉ　Ｂ　、　Ｘ　ｉ　＋　Ｉ　Ｂ　、−・
は、青色フィルタＢが設けられる画素に接続された映像
信号線ＤＬである。Ｘｉ＋ＩＲ，Ｘｉ＋２Ｒ，・・・は
。 赤色フィルタＲが設けられる画素に接続された映像信号
線ＤＬである。これらの映像信号線ＤＬは。 映像信号駆動回路で選択される。Ｙｉは第４図および第
８図に示す画素列Ｘ、を選択する走査信号線ＧＬである
。同様に、Ｙｉ＋１．Ｙｉ＋２．・・・のそれぞれは１
画素列Ｘ、、　Ｘ、、・・・のそれぞれを選択する走査
信号線ＧＬである。これらの走査信号線ＧＬは、垂直走
査回路に接続されている。 第３図の中央部は一画素部分の断面を示しているが、左
側は下部透明ガラス基板５ＵＢＩおよび上部透明ガラス
基板５ＵＢ２の左側縁部分で外部引出配線の存在する部
分の断面を示している。右側は、透明ガラス基板５ＵＢ
Ｉおよび５ＵＢ２の左側縁部分で外部引出配線の存在し
ない部分の断面を示している。 第３図の左側、右側のそれぞれに示すシール材ＳＬは、
液晶ＬＣを封止するように構成されており、液晶封入口
（図示していない）を除く透明ガラス基板５ＵＢＩおよ
び５ＵＢ２の総周囲全体に沿って設けられている。シー
ル材ＳＬは、例えばエポキシ樹脂で形成されている。 上部透明ガラス基板５ＵＢ２側の共通透明画素電極ＩＴ
Ｏは、少なくとも一箇所において、銀ペースト材ＳＩＬ
によって、下部透明ガラス基板５ＵＢｌ側に設けられた
外部引出配線に接続されている。この外部引出配線は、
上述したゲート電極ＧＴ、ソース電極ＳＤ１．ドレイン
電極ＳＤ２のそれぞれと同一製造工程で設けられる。 配向膜０ＲＩＩおよび０ＲＩ２．透明画素電極ＩＴＯ１
共通透明画素電極ＩＴＯ１保護膜ｐｓｖ１およびＰＳＶ
２、絶縁膜ＧＩのそれぞれの層は。 シール材ＳＬの内側に設けられる。偏光板ＰＯＬは、下
部透明ガラス基板５ＵＢＩ、上部透明ガラス基板５ＵＢ
２のそれぞれの外側の表面に設けられている。 第１０図は、別の構成の液晶表示装置の液晶表示部の一
画素を示す平面図（本実施例の断面図は第３図と同じで
ある）、第１１図は第３図のＡ−Ａ切断線で切った部分
の断面図、第１２図は第１０図に示す画素を複数配置し
た液晶表示部の要部平面図、第１３図〜第１５図は第１
０図に示す画素の所定の製造工程における要部平面図、
第１６図は第１２図に示す画素とカラーフィルタとを重
ね合わせた状態における要部平面図である。 この液晶表示装置においては、液晶表示部の各画素の開
口率を向上することができるとともに、液晶にかかる直
流成分を小さくし、液晶表示部の点欠陥を低減し、かつ
黒むらを低減することができる。 この液晶表示装置は、第１０図に示すように、液晶表示
部の各画素内のｉ型半導体層ＡＳが薄膜トランジスタＴ
ＦＴＩ〜ＴＦＴ３ごとに分割して構成されている。すな
わち、−画素内で複数に分割された薄膜トランジスタＴ
ＰＴＩ〜ＴＦＴ３のそれぞれは、独立したｉ型半導体層
ＡＳの島領域で構成されている。 また、薄膜トランジスタＴＰＴＩ〜ＴＦＴ３のそれぞれ
に接続される透明画素電極ＩＴＯＩ〜ＩＴＯ３のそれぞ
れは、薄膜トランジスタＴＰＴ　１〜ＴＦＴ３と接続さ
れる辺と反対側の辺において、行方向の次段の走査信号
線ＯＬと重ね合わされている。この重ね合わせは、透明
画素電極ＩＴＯＩ〜ＩＴＯ３のそれぞれを一方の電極と
し、次段の走査信号ＩＩＡＧＬを他方の電極とする保持
容量素子（静電容量素子）　Ｃａｄｄを構成する。この
保持容量素子Ｃａｄｄの誘電体膜は、薄膜トランジスタ
ＴＰＴのゲート絶縁膜として使用される絶縁膜ＧＩと同
一層で構成されている。 ゲート電極ＧＴは、第２図等に示した液晶表示装置と同
様、ｉ型半導体層ＡＳより太き目に設けられるが、この
液晶表示装置では薄膜トランジスタＴＰＴＩ〜ＴＦＴ３
が独立したｉ型半導体層ＡＳごとに設けられているため
、各薄膜トランジスタＴＰＴごとに太き目のパターンが
設けられている。 また、上部透明ガラス基板５ＵＢ２の走査信号線ＧＬ、
映像信号線ＤＬ、薄膜トランジスタＴＰＴに対応する部
分にブラックマトリックスパターンＢＭが設けられてい
るから、画素の輪郭が明瞭になるので、コントラストが
向上するとともに、外部の自然光が薄膜トランジスタＴ
ＰＴに当たるのを防止することができる。 第１０図に示される画素の等価回路を第１７図に示す、
第１７図において、上述と同様に、Ｃｇｓは薄膜トラン
ジスタＴＰＴのゲート電極ＧＴおよびソース電極ＳＤｌ
で形成される重ね合わせ容量である６重ね合わせ容量Ｃ
ｇｓの誘電体膜は絶縁膜ＧＩである。ｌ　Ｃｐｉｘは透
明画素電極ＩＴＯ（ｐ　ｒ　ｘ）および共通透明画素電
極ＩＴＯ（Ｃ０Ｍ）間で形成される液晶容量である。液
晶容量Ｃｐｉｘの誘電体膜は液晶ＬＣ１保護膜ＰＳＶ１
および配向膜０ＲＩＩ、０ＲＩ２である。なお、ＶＬｃ
は中点電位である。 保持容量素子Ｃａｄｄは、薄膜トランジスタＴＰＴがス
イッチングするとき、中点電位（画素電極電位）ｖｌｃ
に対するゲート電位変化ΔＶｇの影響を低減するように
働く。この様子を式で表すと次式となる。 Δ　Ｖ　ｌｃ　＝　（（Ｃｇｓ／（Ｃｇｓ＋Ｃａｄｄ＋
Ｃｐｉｘ））Ｘ　　ΔＶ。 ここで、ΔＶｌｃはΔＶｇによる中点電位の変化分を表
わす、この変化分ΔＶｌｃは液晶に加わる直流成分の原
因となるが、保持容量素子Ｃａｄｄの保持容量を大きく
すればする程、その値を小さくすることができる。また
、保持容量素子Ｃａｄｄは放電時間を長くする作用もあ
り、薄膜トランジスタＴＰＴがオフした後の映像情報を
長く蓄積する。液晶ＬＣに印加される直流成分の低減は
、液晶ＬＣの寿命を向上し、液晶表示画面の切り替え時
に前の画像が残るいわゆる焼き付きを低減することがで
きる。 上述したように、ゲート電極ＧＴは半導体層ＡＳを完全
に覆うように大きく設けられている分。 ソース・ドレイン電極ＳＤＩ、Ｓｎ２とのオーバラップ
面積が増え、従って、寄生容量Ｃｇｓが大きくなり中点
電位ｖｌｃはゲート（走査）信号Ｖｇの影響を受は易く
なるという逆効果が生じる。しかし、保持容量素子Ｃａ
ｄｄを設けることによりこのデメリットも解消すること
ができる。 また、２本の走査信号線ＧＬと２本の映像信号線ＤＬと
の交差領域内に画素を有する液晶表示装置において、上
記２本の走査信号線ＧＬのうちの一方の走査信号線ＧＬ
で選択される画素の薄膜トランジスタＴＰＴを複数に分
割し、この分割された薄膜トランジスタＴＰＴＩ〜ＴＦ
Ｔ３のそれぞれに透明画素電極ＩＴＯを複数に分割した
ＩＴＯ１〜ＩＴＯ３をそれぞれ接続し、この分割された
透明画素電極ＩＴＯＩ〜ＩＴＯ３のそれぞれにこの画素
電極ＩＴＯを一方の電極とし、上記２本の走査信号線Ｇ
Ｌのうちの他方の走査信号線ＧＬを容量電極線として用
いて他方の電極とする保持容量素子Ｃａｄｄを構成する
ことにより、上述のように、画素の分割された一部分が
点欠陥になるだけで、画素の全体としては点欠陥でなく
なるので、画素の点欠陥を低減することができるととも
に、保持容量素子Ｃａｄｄで液晶ＬＣに加わる直流成分
を低減することができるので、液晶ＬＣの寿命を向上す
ることができる。特に、画素を分割することにより、薄
膜トランジスタＴＰＴのゲート電極ＧＴとソース電極Ｓ
ＤＩまたはドレイン電極ＳＤ２との短絡に起因する点欠
陥を低減することができるとともに、透明画素電極ＩＴ
ＯＩ〜ＩＴＯ３のそれぞれと保持容量素子Ｃａｄｄの他
方の電極（容量電極線）との短絡に起因する点欠陥を低
減することができる。後者側の点欠陥はこの液晶表示装
置の場合、３分の１になる。この結果、上記画素の分割
された一部の点欠陥は、画素の全体の面積に比べて小さ
いので、上記点欠陥を見にくくすることができる。 保持容量素子Ｃａｄｄの保持容量は、画素の書き込み特
性から、液晶容量Ｃｐｉｘに対して４〜８倍（４・Ｃｐ
ｉｘ（Ｃａｄｄ＜　８　・Ｃｐｉｘ）　、重ね合わせ容
量Ｃｇｓに対して８〜３２倍（８・Ｃｇｓ＜Ｃａｄｄ＜
３２・Ｃｇｓ）程度の値に設定する。 また、走査信号線ＧＬを第１導電膜（Ｃｒ膜）ｇｌに第
２導電膜（ＡＪ膜）ｇ２を重ね合わせた複合膜で構成し
、保持容量素子Ｃａｄｄの他方の電極、すなわち容量電
極線の分岐された部分を上記複合膜のうちの一層の第１
導電膜ｇ１からなる単層膜で構成することにより、走査
信号線ＧＬの抵抗値を低減し、書き込み特性を向上する
ことができるとともに、保持容量素子Ｃａｄｄの他方の
電極に基づく段差部に沿って確実に保持容量素子Ｃａｄ
ｄの一方の電極（透明画素電極ＩＴＯ）を絶縁膜ＧＩ上
に接着させることができるので、保持容量素子Ｃａｄｄ
の一方の電極の断線を低減することができる。 また、保持容量素子Ｃａｄｄの他方の電極を単層の第１
導電膜ｇ１で構成し、ＡＱ膜である第２導電膜ｇ２を構
成しないことにより、ＡＱ膜のヒロックによる保持容量
素子Ｃａｄｄの他方の電極と一方の電極との短絡を防止
することができる。 保持容量素子Ｃａｄｄを構成するために重ね合わされる
透明画素電極ＩＴＯＩ〜ＩＴＯ３のそれぞれと容量電極
線の分岐された部分との間の一部には、ソース電極ＳＤ
Ｉと同様に、分岐された部分の段差形状を乗り越える際
に透明画素電極ＩＴＯが断線しないように、第１導電膜
ｄ１および第２導電膜ｄ２で構成された島領域が設けら
れている。 この島領域は、透明画素電極ＩＴＯの面積（開口率）を
低下しないように、できる限り小さく構成する。 このように、保持容量素子Ｃａｄｄの一方の電極とその
誘電体膜として使用される絶縁膜ＧＩとの間に、第１導
電膜ｄ１とその上に設けられた第１導電膜ｄ１に比べて
比抵抗値が小さく、かつ寸法が小さい第２導電膜ｄ２と
で設けられた下地層を構成し、上記一方の電極（第３導
電膜ｄ３）を上記下地層の第２導電膜ｄ２から露出する
第１導電膜ｄ１に接続することにより、保持容量素子Ｃ
ａｄｄの他方の電極に基づく段差部に沿って確実に保持
容量素子Ｃａｄｄの一方の電極を接着させることができ
るので、保持容量素子Ｃａｄｄの一方の電極の断線を低
減することができる。 画素の透明画素電極ＩＴＯに保持容量素子Ｃａｄｄを設
けた液晶表示装置の液晶表示部は、第１９図（液晶表示
部を示す等価回路図）に示すように構成されている。液
晶表示部は１画素、走査信号線ＧＬおよび映像信号線Ｄ
Ｌを含む単位基本パターンの繰り返しで構成されている
。容量電極線として使用される最終段の走査信号線ＧＬ
（または初段の走査信号線ＧＬ）は、第１９図に示すよ
うに、共通透明画素電極（Ｖｃｏｍ）　Ｉ　Ｔ　Ｏに接
続される。共通透明画素電極ＩＴ○は、第３図に示すよ
うに、液晶表示装置の周縁部において銀ペースト材ＳＬ
によって外部引出配線に接続されている。 しかも、この外部引出配線の一部の導電層（ｇｌおよび
ｇ２）は走査信号線ＧＬと同一製造工程で構成されてい
る。この結果、最終段の走査信号線ＧＬ（容量電極線）
は、共通透明画素電極ＩＴ○に簡単に接続することがで
きる。 このように、容量電極線の最終段を画素の共通透明画素
電極（Ｖｃｏｍ）　Ｉ　Ｔ　Ｏに接続することにより、
最終段の容量電極線は外部引出配線の一部の導電層と一
体に構成することができ、しかも共通透明画素電極ＩＴ
Ｏはこの外部引出配線に接続されているので、簡単な構
成で最終段の容量電極線を共通透明画素電極ＩＴＯに接
続することができる。 また、液晶表示装置は、特願昭６２−９５１２５号に記
載される直流相殺方式（ＤＣキャンセル方式）に基づき
、第１８図（タイムチャート）に示すように、走査信号
線ＤＬの駆動電圧を制御することによって、さらに液晶
ＬＣに加わる直流成分を低減することができる。第１８
図において、Ｖｉは任意の走査信号線ＧＬの駆動電圧、
Ｖｉ＋１はその次段の走査信号線ＧＬの駆動電圧である
。 Ｖｅｅは走査信号線ＧＬに印加されるロウレベルの駆動
電圧Ｖｄｍ１ｎ、Ｖｄｄは走査信号線ＧＬに印加される
ハイレベルの駆動電圧Ｖ　ｄ　ｗａｘである。 各時刻１＝１１〜ｔ４における中点電位’Ｖ１ｃ　（第
１７図参照）の電圧変化分ΔＶ工〜Δｖ４は１画素の合
計の容量（Ｃｇｓ十Ｃｐｉｘ＋　Ｃａｄｄ）をＣとする
と、次式のようになる。 ΔＶ　ｚ　＝　−（Ｃｇｓ／　Ｃ）・Ｖ　２ΔＶ２＝＋
（Ｃｇｓ／Ｃ）（Ｖ１＋Ｖ２）−（Ｃａｄｄ／Ｃ）・Ｖ
　２ ΔＶ　３　＝　−（Ｃｇｓ／　Ｃ）・Ｖ　１＋（Ｃａｄ
ｄ／Ｃ）（Ｖ　１　＋Ｖ　２）Δｖ４＝−（Ｃａｄｄ／
Ｃ）・ｖｌ ここで、走査信号線ＧＬに印加される駆動電圧が充分で
あれば（下記

【注］参照）、液晶ＬＣに加わる直流電圧
は、次式で表される。 Δｖ３＋ΔＶ４＝（Ｃａｄｄ−Ｖ２−Ｃｇｓ−Ｖｌ）／
にのため、Ｃａｄｄ−ｖ２＝Ｃｇｓ−ｖｌとすると、液
晶ＬＣに加わる直流電圧は０になる。 【注】時刻１１．１．で走査線Ｖｉの変化分が中点電位
Ｖｌｃに影響を及ぼすが、ｔ２〜ｔ、の期間に中点電位
Ｖｌｃは信号ｍｘｉを通じて映像信号電位と同じ電位に
される（映像信号の十分な書き込み）。 液晶ＬＣにかかる電位は薄膜トランジスタＴＰＴがオフ
した直後の電位でほぼ決定される（薄膜トランジスタＴ
ＰＴのオフ期間がオン期間より圧倒的に長い）、従って
、液晶ＬＣにかかる直流分の計算は、期間ｔ４〜ｔ、は
ほぼ無視でき、薄膜トランジスタＴＰＴがオフ直後の電
位、すなわち時刻ｔ１、ｔ４における過渡時の影響を考
えればよい。 なお、映像信号Ｖｉはフレームごと、あるいはラインご
とに極性が反転し、映像信号そのものによる直流分は０
とされている。 すなわち、直流相殺方式は、重ね合わせ容量Ｃｇｓによ
る中点電位Ｖｌｃの引き込みによる低下分を、保持容量
素子Ｃａｄｄおよび次段の走査信号線ＧＬ（容量電極線
）に印加される駆動電圧によって押し上げ、液晶ＬＣに
加わる直流成分を極めて小さくすることができる。この
結果、液晶表示装置は液晶ＬＣの寿命を向上することが
できる。もちろん、遮光効果を上げるためにゲート電極
ＧＴを大きくした場合、それに伴って保持容量素子Ｃａ
ｄｄの保持容量を大きくすればよい。 この直流相殺方式は、第２０図（液晶表示部を示す等価
回路図）で示すように、初段の走査信号線ＧＬ（または
容量電極線）を最終段の容量電極線（または走査信号線
ＯＬ）に接続することによって採用することができる。 第２０図には便宜上４本の走査信号線ＧＬＬか記載され
ていないが、実際には数百程度の走査信号線ＯＬが配置
されている。初段の走査信号線ＧＬと最終段の容量電極
線との接続は、液晶表示部内の内部配線あるいは外部引
出配線によって行なう。 このように、液晶表示装置は、初段の走査信号線ＯＬを
最終段の容量電極線に接続することにより、走査信号線
ＧＬおよび容量電極線のすべてを垂直走査回路に接続す
ることができるので、直流相殺方式（ＤＣキャンセル方
式）を採用することができる。この結果、液晶ＬＣに加
わる直流成分を低減することができるので、液晶ＬＣの
寿命を向上することができる。 以上、本発明を上記実施例に基づき具体的に説明したが
、本発明は上記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
はもちろんである。 例えば、上記実施例では、遮光膜として黒色インキを用
いたが、Ｃｒ等の金属等の他の材料膜を用いてもよい。 また、本発明は液晶表示部の各画素を２分割あるいは４
分割した液晶表示装置に適用することができる。ただし
、画素の分割数があまり多くなると、開口率が低下する
ので、上述のように、２〜４分割程度が妥当である。ま
た、画素は分割しなくでも、遮光効果は得られる。さら
に、上述実施例においては、ゲート電極形成→ゲート絶
縁膜形成→半導体層形成→ソース・ドレイン電極形成の
逆スタガ構造を示したが、上下関係または作る順番がそ
れと逆のスタガ構造でも本発明は有効である。 〔発明の効果〕 以上説明したように１本発明では、遮光膜を設けた透明
ガラス基板表面を平坦にすることができるので、基板間
ギャップの制御が容易にでき、基板間ギャップを一定に
することができる。従って。 薄膜トランジスタのしきい値電圧等の特性の変動を防止
することができ、製品の信頼性、歩留りを向上すること
ができる。また、局部的に基板ギャップの広い部分が生
じるのを防止することができるので、液晶の局部的な屈
折率の変化に起因する色むらを防止することができ、画
質を向上させることができる。さらに１本発明では、遮
光膜として製造コストの安い黒インキを用いることがで
きるので、製造コストを低減し、生産性を向上すること
ができる。

【図面の簡単な説明】

第１図は、本発明の液晶表示装置の構成の一例を示す概
略断面図、第２図は、本発明を適用すべきアクティブ・
マトリックス方式のカラー液晶表示装置の液晶表示部の
一画素を示す要部平面図、第３図は、第２図の■−■切
断線で切った部分とシール部周辺部の断面図、第４図は
、第２図に示す画素を複数配置した液晶表示部の要部平
面図、第５図〜第７図は、第２図に示す画素の所定の製
造工程における要部平面図、第８図は、第４図に示す画
素とカラーフィルタとを重ね合わせた状態における要部
平面図、第９図は、上記のアクティブ・マトリックス方
式のカラー液晶表示装置の液晶表示部を示す等価回路１
図、第１０図は、別の構成の液晶表示装置の液晶表示部
の一画素を示す平面図、第１１図は、第３図のＡ−Ａ切
断線で切った部分の断面図、第１２図は、第１０図に示
す画素を複数配置した液晶表示部の要部平面図、第１３
＠〜第１５図は、第１０図に示す画素の所定の製造工程
における要部平面図、第１６図は、第１２図に示す画素
とカラーフィルタとを重ね合わせた状態における要部平
面図、第１７図は、第１０図に記載される画素の等価回
路図、第１８図は、直流相殺方式による走査信号線の駆
動電圧を示すタイムチャート、第１９図、第２０図は、
それぞれ第１２図に示したアクティブ・マトリックス方
式のカラー液晶表示装置の液晶表示部を示す等価回路図
である。 １．６・・・透明ガラス基板 ２・・・凹部 ３・・・遮光膜 ４・・・カラーフィルタ ５・・・スペーサ ７・・・液晶 Ｒ・・・赤色フィルタ Ｇ・・・緑色フィルタ Ｂ・・・青色フィルタ ５ＵＢＩ、２・・・透明ガラス基板 ＢＭ・・・ブラックマトリックス ＦＩＬ・・・カラーフィルタ ＬＣ・・・液晶 ＴＰＴ・・・薄膜トランジスタ ６・・・透明ガラス基板 四部 遮光膜 カラーフィルタ ス■−サ 液晶 赤色フィルタ 緑色フィルタ 青色フィルタ 第１２図

Claims (1)

【特許請求の範囲】
1. １、透明ガラス基板と、上記透明ガラス基板表面に選択
   的に設けられた凹部と、上記凹部に平坦に埋め込まれた
   遮光膜と、上記遮光膜が設けられていない上記透明ガラ
   ス基板上に設けられたカラーフィルタとを有することを
   特徴とする液晶表示装置。