JPH02234131A - 液晶表示装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

〔産業上の利用分野〕 この発明はたとえば薄膜トランジスタと画素電極とを画
素の一構成要素とするアクティブ・マトリックス方式の
カラー液晶表示装置等の液晶表示装置を製造する方法に
関するものである。 〔従来の技術〕 従来のアクティブ・マトリックス方式の液晶表示装置の
製造゜方法においては、まず第２４図（．）に示すよう
に、下部透明ガラス基板ＳＵＢＩ上に走査信号線、ゲー
ト電極を形成したのち、窒化シリコン膜ＧＩＬを設ける
。つぎに、第２４図（ｂ）に示すように、窒化シリコン
膜ＧＩＬを選択的にエッチングすることによって，ゲー
ト絶縁膜として使用される＃＠縁膜ＧＩを形成する。・
つぎに、第２４図（ｃ）に示すように，映像信号線，ソ
ース電極、ドレイン電極、画素電極を形成したのちに，
窒化シリコン膜を設け、窒化シリコン膜を選択的にエッ
チングすることによって、保護膜ＰＳＶＩを形成する． なお，薄膜トランジスタを使用したアクティブ・マトリ
ックス方式の液晶表示装置は、たとえばｒ日経エレクト
ロニクス」頁２１１、１９８４年９月１０日，日経マグ
ロウヒル社発行、で公知である。 〔発明が解決しようとする課題〕 しかし、このような液晶表示装置の製造方法においては
、絶縁膜ＧＩを形成する際に，窒化シリコン膜ＧＩＬを
除去した部分の下部透明ガラス基板ＳＵＢＩ表面が汚染
されているから、下部透明ガラス基板ＳＵＢＩ表面と保
護膜ＰＳＶＩとの間に水分が浸入し、しかも絶縁膜ＧＩ
の外側に形成された走査信号線、映像信号線の間隔は約
４０．であるので、隣接する走査信号線間，映像信号線
間の電位差が大きいと、絶縁膜ＧＩの外側に形成された
走査信号線、映像信号線を構成する導電膜がイオン化し
て、絶縁膜ＧＩの外側に形成された走査信号線、映像信
号線が腐食し，絶縁膜ＧＩの外側に形成された走査信号
線、映像信号線が断線することがある． この発明は上述の課題を解決するためになされ′たもの
で、ゲート＃＠縁膜として使用される絶縁膜の外側に形
成された信号線が断線することがない液晶表示装置の製
造方法を提供することを目的とする． 〔課題を解決するための手段〕 この目的を達成するため、この発明においては、薄膜ト
ランジスタと画素電極とを画素の一構成要素とするアク
ティブ・マトリックス方式の液晶表示装置の製造方法に
おいて、ゲート絶縁膜として使用される絶縁膜を形成す
る際に、上記絶縁膜の外側に上記絶縁膜と同一の膜から
なる周囲保護膜を形成する． 〔作用〕 この液晶表示装置の製造方法においては、ゲート絶縁膜
として使用される絶縁膜を形成する際に、絶縁膜の外側
に絶縁膜と同一の膜からなる周囲保護膜を形成するから
，周囲保護膜により基板表面と保護膜との間に水分が浸
入するのを防止することができるので、ゲート絶縁膜と
して使用される絶縁膜の外側に形成された信号線の間隔
が小さく、隣接する信号線間の電位差が大きくとも、ゲ
ート絶縁膜として使用される絶縁膜の外側に形成された
信号線を構成する導電膜がイオン化することはない． 〔実施例〕 この発明を適用すべきアクティブ・マト〜リックス方式
のカラー液晶表示装置の液晶表示部の一画素を第２図（
要部平面図）で示し、第２図の■−■切断線で切った断
面を第３図で示す。また、第４図（要部平面図）には、
第２図に示す画素を複数配置した液晶表示部の要部を示
す。 第２図〜第４図に示すように、液晶表示装置は、下部透
明ガラス基板ＳＵＢＩの内側（液晶側）の表面上に、薄
膜トランジスタＴＰＴおよび透明函素電極ＩＴＯを有す
る画素が構成されている．下部透明ガラス基板ＳＵＢＩ
はたとえば１．１［ｍｍｌ程度の厚さで構成されている
。 各画素は、隣接する２本の走査信号線（ゲート信号線ま
たは水平信号線）ＯＬと、隣接する２本の映像信号線（
ドレイン信号線または垂直信号線）Ｄ　Ｌとの交差領域
内（４本の信号線で囲まれた領域内）に配置されている
．走査信号線ＧＬは、第２図および第４図に示すように
、列方向に延在し、行方向に複数本配置されている．映
像信号１１ＤＬは、行方向に延在し、列方向に複数本配
置されている． 各画素の薄膜トランジスタＴＰＴは，画素内において３
つ（複数）に分割され、薄膜トランジスタ（分割薄膜ト
ランジスタ）ＴＦＴＩ，ＴＰＴ２およびＴＰＴ３で構成
されている。薄膜トランジスタＴＰＴＩ〜ＴＦＴ３のそ
れぞれは、実質的に同一サイズ（チャンネル長と幅が同
じ）で構成されている。この分割された薄膜トランジス
タＴＰＴ１〜ＴＦＴ３のそれぞれは，主にゲート電極Ｇ
Ｔ、絶縁膜ＧＩ、ｉ型（真性、ｉｎｔｒｉｎｓｉｃ、導
電型決定不純物がドープされていない）シリコン（Ｓｉ
）からなるｉ型半導体層ＡＳ、一対のソース電極ＳＤＩ
およびドレイン電極ＳＤ２で構成されている．なお、ソ
ース・ドレインは本来その間のバイアス極性によって決
まり，この液晶表示装置の回路ではその極性は動作中反
転するので、ソース・ドレインは動作中入れ替わると理
解されたい．しかし以下の説明でも、便宜上一方をソー
ス，他方をドレインと固定して表現する。 前記ゲート電極ＧＴは、第５図（所定の製造工程におけ
る要部平面図）に詳細に示すように、走査信号線ＯＬか
ら行方向（第２図および第５図において下方向）に突出
する丁字形状で構成されている（丁字形状に分岐されて
いる）．つ゛まり、ゲ一ト電極ＧＴは，映像信号線ＤＬ
と実質的に平行に延在するように構成されている．ゲー
ト電極ＧＴは、薄膜トランジスタＴＰＴ１〜ＴＦＴ３の
それぞれの形成領域まで突出するように構成されている
。薄膜トランジスタＴＰＴＩ〜ＴＦＴ３のそれぞれのゲ
ート電極ＧＴは、一体に（共通ゲート電極として）構成
されており、同一の走査信号線ＧＬに連続して形成され
ている．ゲート電極ＧＴは、薄膜トランジスタＴＰＴの
形成領域において大きい段差をなるべく作らないように
、単層の第１導電膜ｇ１で構成する。第１導電膜ｇ１は
、たとえばスパッタで形成されたクロム（Ｃｒ）膜を用
い、ｉｔｏｏｃ入］程度の膜厚で形成する。 このゲート電極ＧＴは、第２図、第３図および第６図に
示されているように、ｉ型半導体層ＡＳを完全に覆うよ
う（下方からみて）それより太き目に形成される。した
がって、下部透明ガラス基板ＳＵＢＩの下方に蛍光灯等
のバックライトを取り付けた場合、この不透明のクロム
からなるゲーＩ・電極ＧＴが影となって、ｉ型半導体層
ＡＳにはバックライト光が当たらず，前述した光照射に
よる導電現象すなわち薄膜１−ランジスタＴＦＴのオフ
特性劣化は起きにくくなる。なお，ゲート電極ＧＴの本
来の大きさは、ソース・ドレイン電極ＳＤｉ．ＳＤ２間
をまたがるに最低限必要な（ゲート電極とソース・ドレ
イン電極の位置合わせ余裕分も含めて）＠を持ち，チャ
ンネル＃！ｗを決めるその奥行き長さはソース・ドレイ
ン電極間の距離（チャンネル長）Ｌどの比、すなわち相
互コンダクタンスｇｍを決定するファクタＷ／Ｌをいく
つにするかによって決められる。 この液晶表示装置におけるゲート電極の大きさはもちろ
ん、上述した本来の大きさよりも大きくされる。 ゲート電極ＧＴのゲートおよび遮光の機能面からだけで
考えれば、ゲート電極ＧＴおよびその配線ＧＬは単一の
層で一体に形成してもよく、この場合不透明導電材料と
してシリコンを含有させたアルミニウム（ＡＩ）．純ア
ルミニウム，パラジウム（Ｐｄ）を含有させたアルミニ
ウｌ１、シリコン、チタン（Ｔｉ）を含有させたアルミ
ニウム、シリコン、ｉ（Ｃｕ）を含有させたアルミニウ
ム等を選ぶことができる． 前記走査信号線ＧＬは、第１導電膜ｇ１およびその上部
に設けられた第２導電膜ｇ２からなる複合膜で構成され
ている。この走査信号線ＧＬの第１導電膜ｇ１は、前記
ゲート電極ＧＴの第１導電膜ｇ１と同一製造工程で形成
され，かつ一体に構成されている。第２導電膜ｇ２はた
とえばスパッタで形成されたアルミニウム膜を用い、９
００〜４０００［人］程度の膜厚で形成する。第２導電
膜ｇ２は、走査信号線ＧＬの抵抗値を低減し，信号伝達
速度の高速化（画素の情報の書込特性）を図ることがで
きるように構成されている。 また、走査信号線ＧＬは、第」．導電膜ｇ１の幅寸法に
比べて第２導電膜ｇ２の幅寸法を小さく構成している．
すなわち、走査信号線ＧＬは、その側壁の段差形状をゆ
るやかにすることができるので、その上層の４！縁膜Ｇ
Ｉの表面を平担化できるように構成されている． 絶縁膜Ｇｌは、薄膜トランジスタＴＰＴＩ〜ＴＦＴ３の
それぞれのゲート絶縁膜として使用される。絶縁膜Ｇ丁
は、ゲート電極ＧＴおよび走査信号ＩＧＬの上層に形成
されている。絶縁膜ＧＩはたとえばプラズマＣＶＤで形
成された窒化シリコン膜を用い、３５００［人］程度の
膜厚で形成する。丙述のように、絶縁膜ＧＩの表面は、
薄膜トランジスタＴＰＴＩ〜ＴＦＴ３のそれぞれの形成
領域および走査信号，ＩＩＸＧＬの形成領域において平
担化されている。 ｉ型半導体層ＡＳは、第６図（所定の製造工程における
要部平面図）で詳細に示すように、複数に分割された薄
膜トランジスタＴＰＴＩ〜ＴＦＴ３のそれぞれのチャネ
ル形成領域として使用される，複数に分割された薄膜ト
ランジスタＴＰＴＩ〜ＴＦＴ３のそれぞれのｊ型半導体
ＲＡＳは、画素内において一体に構成されている。すな
わち、画素の分割された複数の薄膜トランジスタＴＰＴ
１〜ＴＦＴ３のそれぞれは、１つの（共通の）ｉ型半導
体ＮＡｓの島領域で構成されている。ｉ型半導体層ＡＳ
は，非品質シリコン膜または多結晶シリコン膜で形成し
、約２０００［人コ程度の膜厚で形成する． このｉ型半導体層ＡＳは、供給ガスの成分を変えてＳｉ
，Ｎ４からなる絶縁膜ＧＩの形成に連続して，同じプラ
ズマＣＶＤ装置で、しかもその装置から外部に露出する
ことなく形成される．また、オーミックコンタクト用の
ＰをドープしたＮ０型半導体層ｄｏ（第３図）も同様に
連続して約３００ｃλ］の厚さに形成さわる。しかるの
ち，下部透明ガラス基板ＳＵＢＩはＣＶＤ装置から外に
取り出され，写真処理技術により、Ｎ”型半導体層ｄＯ
およびｉ型半導体層ＡＳは第２図、第３１ｉ！および第
６図に示すように独立した島状にパターニングされる。 このように，画素の複数に分割された薄膜トランジスタ
ＴＰＴＩ〜ＴＦＴ３のそれぞれのｉ型半導体層ＡＳを一
体に構成することにより，薄膜トランジスタＴＰＴＩ〜
ＴＦＴ３のそれぞれに共通のドレイン電極ＳＤ２がｉ型
半導体層ＡＳ（実際には，第１導電膜ｇ１の膜厚、Ｎ＋
型半導体層ｄＯの膜厚およびｉ型半導体層ＡＳの膜厚と
を加算した膜厚に相当する段差）をドレイン電極ＳＤ２
側からｉ型半導体層ＡＳ側に向って１度乗り越えるだけ
なので、ドレイン電極ＳＤ２が断線する確率が低くなり
，点欠陥の発生する確率を低減することができる．つま
り、この液晶表示装置では，ドレイン電極ＳＤ２がｉ型
半導体層ＡＳの段差を乗り越える際に画素内に発生する
点欠陥が３分の１に低減できる。 また、この液晶表示装置のレイアウトと異なるが、ｉ型
半導体層ＡＳを映像信号線ＤＬが直接乗り越え、この乗
り越えた部分の映像信号線ＤＬをドレイン電極ＳＤ２と
して構成する場合、映像信号線ＤＬ（ドレイン電極ＳＤ
２）がｉ型半導体層Ａｓを乗り越える際の断線に起因す
る線欠陥の発生する確率を低減することができる。つま
り、画素の複数に分割された薄膜トランジスタＴＰＴＩ
〜ＴＦＴ３のそれぞれのｉ型半導体層Ａｓを一体に構成
することにより、映像信号＠ＤＬ（ドレイン電極ＳＤ２
）がｉ型半導体層Ａｓを１度だけしか乗り越えないため
である（実際には、乗り始めと乗り終わりの２度である
）。 前記ｉ型半導体層ＡＳは、第２図および第６図に詳細に
示すように，走査信号線ＧＬと映像信号線ＤＬとの交差
部（クロスオーバ部）の両者間まで延在させて設けられ
ている。この延在させたｉ型半導体層ＡＳは、交差部に
おける走査信号線ＧＬと映像信号線ＤＬとの短絡を低減
するように構成されている． 画素の複数に分割された薄膜トランジスタＴｐＴ１〜Ｔ
ＦＴ３のそれぞれのソース電極ＳＤ１とドレイン電極Ｓ
Ｄ２とは、第２図、第３図および第７図（所定の製造工
程における要部平面図）で詳細に示すように、ｉ型半導
体層Ａｓ上にそれぞれ離隔して設けられている。ソース
電極ＳＤＩ．ドレイン電極ＳＤ２のそれぞれは、回路の
バイアス極性が変ると，動作上、ソースとドレインとが
入れ替わるように構成されている，つまり、薄膜トラン
ジスタＴＰＴは、ＦＥＴと同様に双方向性である． ソース電極ＳＤＩ、ドレイン電極ＳＤ２のそれぞれは、
Ｎ４″型半導体層ｄＯに接触する下層側から、第１導電
膜ｄ１、第２導電膜ｄ２、第３導電膜ｄ３を順次重ね合
わせて構成されている。ソース電極ＳＤＩの第１導電膜
ｄ１、第２導電膜ｄ２および第３導電膜ｄ３は、ドレイ
ン電極ＳＤ２のそれぞれと同一製造工程で形成される。 第１導電膜ｄ１は、スパッタで形成したクロム膜を用い
、５００〜１０００［人］の膜厚（この液晶表示装置で
は，　　６００［人］程度の膜厚）で形成する。クロム
膜は、膜厚を厚く形成するとストレスが大きくなるので
、２０００［人コ程度の膜厚を越えない範囲で形成する
．クロム膜は，Ｎ＋型半導体層ｄＯとの接触が良好であ
る．クロム膜は、後述する第２導電膜ｄ２のアルミニウ
ムがＮ＋型半導体層ｄｏに拡散することを防止する、い
わゆるバリア層を構成する．第１導電膜ｄ１としては，
クロム膜の他に、高融点金属（Ｍｏ，Ｔｉ．Ｔａ，Ｗ）
膜，高融点金属シリサイド（ＭｏＳｉ２、Ｔ　ｉ　Ｓ　
ｉ２，ＴａＳｉ，、ＷＳｉ２）膜で形成してもよい。 第１導電膜ｄ１を写真処理でバターニングした後、同じ
写真処理用マスクであるいは第１導電膜ｄ１をマスクと
してＮ＋型半導体層ｄＯが除去される．つまり、ｉ型半
導体層Ａ．　Ｓ上に残っていたＮ＋型半導体層ｄｏは第
１導電膜ｄ１以外の部分がセルファラインで除去される
．，二のとき、Ｎ＋型半導体層ｄｏはその厚さ分は全て
除去されるようエッチされるのでｉ型半導体層ＡＳも若
干その表面部分でエッチされるが、その程度はエッチ時
間で制御すればよい。 しかる後、第２導電膜ｄ２がアルミニウムのスパッタリ
ングで３０００〜５５００［入］の膜厚（この液晶表示
装置では、３５００［：人］程度の膜厚）に形成される
。アルミニウム膜は、クロム膜に比べてストレスが小さ
く、厚い膜厚に形成することが可能で、ソ・−ス電極Ｓ
ＤＩ、ドレイン電極ＳＤ２および映像信号線ＤＬの抵抗
値を低減するように構成されている。第２導電膜ｄ２は
、薄膜トランジスタＴＰＴの動作速度の高速化および映
像信号ｉＤＬの信号伝達速度の高速化を図ることができ
るように構成されている．つまり、第２導電膜ｄ２は、
画素の書込特性を向上することができる。第２導電１１
１ｄ２としては、アルミニウム膜の他に、シリコン、パ
ラジウム、チタン、銅等を添加物として含有させたアル
ミニウム膜で形成してもよい。 第２導電膜ｄ２の写真処理技術によるバターニング後、
第３導電膜ｄ３がスパッタで形成された透明導電膜（Ｉ
ＴＯ：ネサ膜）を用い、３００〜２４００　［入］の膜
厚（この液晶表示装置では、１２００［人］程度の膜厚
）で形成される。この第３導電膜ｄ３は，ソース電極Ｓ
ＤＩ、ドレイン電極ＳＤ２および映像信号線ＤＬを構成
するとともに、透明画素電極ＩＴＯを構成するようにな
っている。 ソース電極ＳＤＩの第１導電膜ｄ１、ドレイン電極ＳＤ
２の第１導電膜ｄ１のそれぞれは、上層の第２導電膜ｄ
２および第３導電膜ｄ３に比べてチャネル形成領域側を
大きいサイズで構成している．つまり、第１導電膜ｄ１
は、第１導電膜ｄ１と第２導電膜ｄ２および第３導電膜
ｄ３との間の製造工程におけるマスク合せずれが生じて
も、第２導電膜ｄ２および第３導電膜ｄ３に比べて大き
いサイズ（第１導電膜ｄ１〜第３導電膜ｄ３のそれぞれ
のチャネル形成領域側がオンザラインでもよい）になる
ように構成されている．ソース電極ＳＤＩの第１導電膜
ｄ１、ドレイン電極ＳＤ２の第１導電膜ｄ１のそれぞれ
は、薄膜トランジスタＴＰＴのゲー１〜長Ｌを規定する
ように構成されている。 このように、画素の複数に分割された薄膜トランジスタ
Ｔ　Ｆ　”ｒ　１〜ＴＦＴ３において、ソース電極Ｓ　
Ｄ　Ｉ．　．ドレイン電極ＳＤ２のそれぞれの第１導電
膜ｄ１のチャネル形成領域側を第２導電膜ｄ２および第
３導電膜ｄ３に比べて大きいサイズで構成することによ
り，ソース電極ＳＤＩ、ドレイン電極ＳＤ２のそれぞれ
の第１導電膜ｄ１間の寸法で、薄膜トランジスタＴＰＴ
のゲート長Ｌを規定することができる．第１導電膜ｄｌ
間の離隔寸法（ゲート長Ｌ）は、加工精度（パターンニ
ング精度）で規定することができるので、薄膜トランジ
スタＴＦＴＩ〜ＴＦＴ３のそれぞれのゲート長Ｌを均一
にすることができる。 ソース電極ＳＤＩは、前記のように、透明画素電極ＩＴ
Ｏに接続されている．ソース電極ＳＤＩは，ｉ型半導体
層ＡＳの段差形状（第１導電膜ｇ１の膜厚、Ｎ＋型半導
体層ｄｏの膜厚およびｉ型半導体層ＡＳの膜厚とを加算
した膜厚に相当する段差）に沿って構成されている。具
体的には、ソース電極ＳＤｉは、ｉ型半導体層ＡＳの段
差形状に沿って形成された第１導電膜ｄ１と、この第１
導電膜ｄ１の上部にそれに比べて透明画素電極■Ｔｏと
接続される側を小さいサイズで形成した第２導電膜ｄ２
と，この第２導電膜ｄ２から露出する第１導電膜ｄ１に
接続された第３導電膜ｄ３とで構成されている。ソース
電極ＳＤＩの第１導電膜ｄ１は、Ｎ＋型半導体層ｄｏと
の接着性が良好であり、かつ主に第２導電膜ｄ２からの
拡散物に対するバリア層として構成されている。ソース
電極ＳＤＩの第２導電膜ｄ２は，第１導電膜ｄ１のクロ
ム膜がストレスの増大から厚く形成できず、ｉ型半導体
層Ａｓの段差形状を乗り越えられないので、このｉ型半
導体層Ａｓを乗り越えるために構成されている．つまり
、第２導電膜ｄ２は，厚く形成することでステップ力バ
レッジを向上している．第２導電膜ｄ２は、厚く形成で
きるので、ソース電極ＳＤＩの抵抗値（ドレイン電極Ｓ
Ｄ２や映像信号線ＤＬについても同様）の低減に大きく
寄与している．第３導電膜ｄ３は，第２導電膜ｄ２のｉ
型半導体層ＡＳに起因する段差形状を乗り越えることが
できないので、第２導電膜ｄ２のサイズを小さくするこ
とで露出する第１導電膜ｄ１に接続するように構成され
ている。第１導電膜ｄ１と第３導電膜ｄ３とは、接着性
が良好であるばかりか、両者間の接続部の段差形状が小
さいので、確実に接続することができる． このように、薄膜トランジスタＴＰＴのソース電極ＳＤ
Ｉを、少なくともｉ型半導体層Ａｓに沿って形成された
バリア層としての第１導電膜ｄ１と、この第１導電膜ｄ
１の上部に形成され、第１導電膜ｄ１に比べて比抵抗値
が小さく、かつ第１導電膜ｄ１に比べて小さいサイズの
第２導電膜ｄ２とで構成し、この第２導電膜ｄ２から露
出する第１導電膜ｄ１に透明画素電極ＩＴＯである第３
導電膜ｄ３を接続することにより、薄膜トランジスタＴ
ＰＴと透明画素電極ＩＴＯとを確実に接続することがで
きるので、断線に起因する点欠陥を低減することができ
る．しかも，ソース電極ＳＤＩは、第１導電膜ｄ１によ
るバリア効果で、抵抗値の小さい第２導電膜ｄ２（アル
ミニウム膜・）を用いることができるので，抵抗値を低
減することができる． ドレイン電極ＳＤ２は、映像信号線ＤＬと一体に構成さ
れており，同一製造工程で形成されている．ドレイン電
極ＳＤ２は、映像信号線ＤＬと交差する列方向に突出し
たＬ字形状で構成されている．つまり、画素の複数に分
割された薄膜トランジスタＴＰＴＩ〜ＴＦＴ３のそれぞ
れのドレイン電極ＳＤ２は、同一の映像信号線ＤＬに接
続されている． 前記透明画素電極ＩＴＯは、各画素毎に設けら九でおり
、液晶表示部の画素電極の一方を構成する．透明画素電
極ＩＴＯは、画素の複数に分割された薄膜トランジスタ
ＴＰＴＩ〜ＴＦＴ３のそれぞれに対応して３つの透明画
素電極（分割透明画素電極）ＩＴＯＩ、ＩＴＯ２および
Ｉ　Ｔ　Ｏ　３　ニ分割されている．透明画素電極ＩＴ
Ｏ１は、薄膜トランジスタＴＰＴ１のソース電極ＳＤＩ
に接続されている。透明画素電極ＩＴＯ２は、薄膜トラ
ンジスタＴＦＴ２のソース電極ＳＤＩに接続されている
．透明画素電極ＩＴＯ３は、薄膜トランジスタＴＦＴ３
のソース電極ＳＤＩに接続されている．透明画素電極ｒ
ＴＯ１−ＩＴＯ３のそれぞれは、薄膜トランジスタＴＰ
ＴＩ〜ＴＦＴ３のそれぞれと同様に、実質的に同一サイ
ズで構成されている．透明画素電極ＩＴＯＩ〜ＩＴＯ３
のそれぞれは、薄膜トランジスタＴＰＴ１〜ＴＦＴ３の
それぞれの４型半導体層ＡＳを一体に構成してある（分
割されたそれぞれの薄膜トランジスタＴＰＴを一個所に
集中的に配置してある）ので、Ｌ字形状で構成している
． このように、隣接する２本の走査信号線ＧＬと隣接する
２本の映像信号線ＤＬとの交差領域内に配置された画素
の薄膜トランジスタＴＰＴを複数の薄膜トランジスタＴ
ＰＴ１〜ＴＦＴ３に分割し、この複数に分割された薄膜
トランジスタＴＰＴＩ〜ＴＦＴ３のそれぞれに複数に分
割した透明画素電極ＩＴＯＩ〜ＩＴＯ３のそれぞれを接
続することにより、画素の分割された一部分（たとえば
、薄膜トランジスタＴＦＴ１）が点欠陥になるだけで、
画素の全体としては点欠陥でなくなる（薄膜トランジス
タＴＦＴ２およびＴＦＴ３が点欠陥でない）ので、画素
全体としての点欠陥を低減することができる． また、前記画素の分割された一部の点欠陥は、画素の全
体の面積に比べて小さい（この液晶表示装置の場合，画
素の３分の１の面積）ので、前記点欠陥．を見にくくす
ることができる．また、前記画素の分割された透明画素
電極ＩＴｏ１〜ＩＴＯ３のそれぞれを実質的に同一サイ
ズで構成することにより、画素内の点欠陥の面積を均一
にすることができる． また、前記画素の分割された透明画素電極ＩＴ○】，〜
ＩＴ○３のそれぞれを実質的に同一サイズで構成するこ
とにより、透明画素電極ＩＴＯＩ〜ＩＴＯ３のそれぞれ
と共通透明画素電極ＩＴＯとで構成されるそれぞれの液
晶容量（Ｃｐｉｘ　）と、この透明画素電極ＩＴ○１〜
ＩＴＯ３のそれぞれに付加される透明画素電極ＩＴＯＩ
〜ＩＴＯ３とゲート電極ＧＴとの重ね合せで生じる重ね
合せ容量（Ｃｇｓ）とを均一にすることができる。つま
り、透明画素電極ＩＴＯＩ〜ＩＴ○３のそれぞれは液晶
容量および重ね合せ容量を均一にすることができるので
、この重ね合せ容量に起因する液晶ＬＣの液晶分子に印
加されようとする直流成分を均一とすることができ、こ
の直流成分を相殺する方法を採用した場合、各画素の液
晶にかかる直流成分のばらつきを小さくすることができ
る．薄膜トランジスタＴＰＴおよび透明画素電極ＩＴｏ
上には、保護膜ＰＳＶＩが設けられている。 保護膜ＰＳＶＩは、主に薄膜トランジスタＴＰＴを湿気
等から保護するために形成されており，透明性が高くし
かも耐湿性の良いものを使用する．保護膜ＰＳＶＩは、
たとえばプラズマＣＶＤで形成した酸化シリコン膜や窒
化シリコン膜で形成されており、５０００〜１１０００
［入］の膜厚（この液晶表示装置では、ａｏｏｏｃ人］
程度の膜厚）で形成する。 薄膜トランジスタＴＦＴ上の保護膜ＰＳＶＩの上部には
、外部光がチャネル形成領域として使用されるｉ型半導
体ＩＡｓに入射されないように、遮蔽膜ＬＳが設けられ
ている。第２図に示すように、遮蔽膜ＬＳは、点線で囲
まれた領域内に構成されている．遮蔽膜ＬＳは、光に対
する遮蔽性が高い、たとえばアルミニウム膜やクロム膜
等で形成されており、スバッタで１０００［人コ程度の
膜厚に形成する． したがって，薄膜トランジスタＴＰＴ】〜Ｔ　Ｆ’Ｔ３
の共通半導体層Ａｓは上下にある遮光膜ＬＳおよび太き
目のゲート電極ＧＴによってサンドインチにされ，外部
の自然光やバックライト光が当たらなくなる。遮光膜Ｌ
Ｓとゲート電極ＧＴは半導体層ＡＳより太き目でほぼそ
れと相似形に形成され、両者の大きさはほぼ同じとされ
る（図では境界線が判るようゲート電極ＧＴを遮光膜Ｌ
Ｓより小さ目に描いている）． なお、バックライトを上部透明ガラス基板ＳＵＢ２側に
取り付け、下部透明ガラス基板ＳＵＢＩを観察側（外部
露出側）とすることもでき、この場合は遮光膜Ｅ，　Ｓ
はバックライト光の、ゲート電極ＧＴは自然光の遮光体
として働く。 薄膜トランジスタＴＰＴは、ゲート電極ＧＴに正のバイ
アスを印加すると、ソースードレイン間のチャネル抵抗
が小さくなり、バイアスを零にすると、チャネル抵抗は
大きくなるように構成されている。つまり、薄膜トラン
ジスタＴＰＴは、透明画素電極ＩＴＯに印加される電圧
を制御するように構成されている． 液晶ＬＣは、下部透明ガラス基板ＳＵＢＩと上部透明ガ
ラス基板ＳＵＢ２との間に形成された空間内に、液晶分
子の向きを設定する下部配向膜ＯＲＩＩおよび゛上部配
向膜ＯＲＩ２に規定され，封入されている。 下部配向膜ＯＲＩＩは、下部透明ガラス基板ＳＵＢＩ側
の保護膜ＰＳＶＩの上部に形成される。 上部透明ガラス基板ＳＵＢ２の内側（液晶側）の表面に
は、カラーフィルタＦＩＬ、保護膜ＰＳｖ２、共通透明
画素電極（ＣＯＭ）ＩＴＯおよび前記上部配向膜ＯＲＩ
２が順次積層して設けられている． 前記共通透明画素電極ＩＴＯは、下部透明ガラス基板Ｓ
ＵＢＩ側に画素毎に設けられた透明画素電極ＩＴＯに対
向し、隣接する他の共通透明画素電極ＩＴＯと一体に構
成されている。この共通透明画素電極ＩＴＯには、コモ
ン電圧Ｖ　ｃｏｖａが印加されるように構成されている
．コモン電圧ｖｃｏＩＩ１は、映像信号線ＤＬに印加さ
れるロウレベルの駆動電圧Ｖ　ｄ　ｓｉｎとハイレベル
の胛動電圧Ｖ　ｄ　ｗａｘとの中間電位である。 カラーフィルタＦＩＬは、アクリル樹脂等の樹脂材料で
形成される染色基材に染料を着色して構成されている．
カラーフィルタＦＩＬは、画素に対向する位置に各画素
ごとに構成され、染め分けられている．すなわち，カラ
ーフィルタＦＩＬは，画素と同様に，隣接する２本の走
査信号線ＧＬと隣接する２本の映像信号線ＤＬとの交差
領域内に構成されている．各画素は，カラーフィルタＦ
ＩＬの個々の所定色フィルタ内において、複数に分割さ
れている． カラーフィルタＦＩＬは、つぎのように形成することが
できる．まず、上部透明ガラス基板ＳＵＢ２の表面に染
色基材を形成し，フォトリソグラフィ技術で赤色フィル
タ形成領域以外の染色基材を除去する．この後，染色基
材を赤色染料で染め、固着処理を施し、赤色フィルタＲ
を形成する．次に、同様な工程を施すことによって、緑
色フィルタＧ、青色フィルタＢを順次形成する．このよ
うに，カラーフィルタＦＩＬの各色フィルタを各画素と
対向する交差領域内に形成することにより，カラーフィ
ルタＦＩＬの各色フィルタ間に、走査信号線ＧＬ、映像
信号線ＤＬのそれぞれが存在するので、それらの存在に
相当する分，各画素とカラーフィルタＦＩＬの各色フィ
ルタとの位置合せ余裕寸法を確保する（位置合せマージ
ンを大きくする）ことができる．さらに、カラーフィル
タＦＩＬの各色フィルタを形成する際に、異色フィルタ
間の位置合せ余裕寸法を確保することができる． すなわち、この液晶表示装置では、隣接する２本の走査
信号線ＯＬと隣接する２本の映像信号線ＤＬとの交差領
域内に画素を構成し、この画素を複数に分割し、この画
素に対向する位置にカラーフィルタＦＩＬの各色フィル
タを形成することにより、前述の点欠陥を低減すること
ができるとともに，各画素と各色フィルタとの位置合せ
余裕寸法を確保することができる． 保護膜ＰＳＶ２は、前記カラーフィルタＦＩＬを異なる
色に染め分けた染料が液晶ＬＣに漏れることを防止する
ために設けられている。保護膜ＰＳＶ２は、たとえばア
クリル樹脂，エポキシ樹脂等の透明樹脂材料で形成され
ている。 この液晶表示装置は、下部透明ガラス基板ＳＵ？ｌ側、
上部透明ガラス基板ＳＵＢ２側のそれぞれの層を別々に
形成し、その後下部透明ガラス基板ＳＵＢＩと上部透明
ガラス基板ＳＵＢ２と゜を重ね合せ，両者間に液晶ＬＣ
を封入することによって組み立てられる． 前記液晶表示部の各画素は，第４図に示すように、走査
信号線ＧＬが延在する方向と同一列方向に複数配置され
、画素列Ｘ　１，　ｘ，，　ｘ３，　Ｘ，，・・・のそ
れぞれを構成している．各画素列Ｘｔｔｘ，，Ｘ３，　
Ｘ４，・・・のそれぞれの画素は，薄膜トランジスタＴ
ＰＴ１〜ＴＦＴ３および透明画素電極ＩＴ０１〜ＩＴＯ
３の配置位置を同一に構成している．つまり、画素列ｘ
１，　Ｘ，，・・・のそれぞれの画素は、薄膜トランジ
スタＴＰＴＩ〜ＴＦＴ３の配置位置を左側，透明画素電
極ＩＴＯＩ〜ＩＴＯ３の配置位置を右側に構成している
。画素列Ｘ■，Ｘ，，・・・のそれぞれの行方向の次段
の画素列ｘｔ，　Ｘ，，・・・のそれぞれの画素は，画
素列ＸｉｔＸｓｔ・・・のそれぞれの画素を前記映像信
号線ＤＬに対して線対称で配置した画素で構成されてい
る．すなわち、画素列Ｘ，，　Ｘ，，・・・のそれぞれ
の画素は、薄膜トランジスタＴＰＴＩ〜ＴＦＴ３の配置
位置を右側、透明画素電極ＩＴＯＩ〜ＩＴＯ３の配置位
置を左側に構成している．そして、画素列Ｘ，，　Ｘ４
，・・・のそれぞれの画素は、画素列Ｘ，，　Ｘ３，・
・・のそれぞれの画素に対し，列方向に半画素間隔移動
させて（ずらして）配置されている．つまり，画素列Ｘ
の各画素間隔を１．０　（１．０ピッチ）とすると、次
段の画素列Ｘは，各画素間隔を１．０とし、前段の画素
列Ｘに対して列方向に０．５画素間隔（０．５ピッチ）
ずれている．各画素間を行方向に延在する映像信号線Ｄ
Ｌは、各画素列Ｘ間において，半画素間隔分（０．５ピ
ッチ分）列方向に延在するように構成されている． このように、液晶表示部において、薄膜トランジスタＴ
ＰＴおよび透明画素電極ＩＴＯの配置位置が同一の画素
を列方向に複数配置して画素列Ｘを構成し、画素列Ｘの
次段の画素列Ｘを、前段の爾素列Ｘの画素を映像信号線
ＤＬに対して線対称で配置した画素で構成し、次段の画
素列を前段の画素列に対して半画素間隔移動させて構成
することにより、第８図（画素とカラーフィルタとを重
ね合せた状態における要部平面図）で示すように，前段
の画素列Ｘの所定色フィルタが形成された画素（たとえ
ば．画素列ｘ３　の赤色フィルタＲが形成された画素）
と次段の画素列Ｘの同一色フィルタが形成された画素（
たとえば、画素列Ｘ４の赤色フィルタＲが形成された画
素）とを１．５画素間隔（１．５ピッチ）離隔すること
ができる．つまり、前段の画素列Ｘの画素は、最つども
近傍の次段の画素列の同一色フィルタが形成された画素
と沖時１．５画素間隔分離隔するように構成されており
、カラーフィルタＦＩＬはＲＧＢの三角形配置構造を構
成できるようになっている。カラーフィルタＦＩＬのＲ
ＧＢの三角形配置構造は、各色の混色を良くすることが
できるので、カラー画像の解像度を向上することができ
る。 また，映像信号線ＤＬは、各画素列Ｘ間において，半画
素間隔分しか列方向に延在しないので、隣接する映像信
号線ＤＬと交差しなくなる。したかって．映像信号線Ｄ
Ｌの引き回しをなくしその占有面積を低減することがで
き、又映像信号線ＤＬの迂回をなくし多層配線構造を廃
止することができる， この液晶表示部の構成を回路的に示すと、第９図（液晶
表示部の等価回路図）に示すようになる。 第９図に示すＸｉＧ，Ｘｉ＋ＩＧ，・・・は、緑色フィ
ルタＧが形成される画素に接続された映像信号線ＤＬで
ある＊　Ｘ　ｉ　Ｂ　，　Ｘ　ｉ　＋　Ｉ　Ｂ　，−・
−は、青色フィルタＢが形成される画素に接続された映
像信号線ＤＬである．Ｘｉ＋ＩＲ，Ｘｉ＋２Ｒ，・・・
は、赤色フィルタＲが形成される画素に接続された映像
信号線ＤＬである。これらの映像信号線ＤＬは、映像信
号駆動回路で選択される．Ｙｉは前記＠４図および第８
図に示す画素列Ｘエを選択する走査信号線ＯＬである。 同様に、Ｙｉ＋１，Ｙｉ＋２，・・・のそれぞれは、画
素列Ｘ２ｓｘ３，・・・のそれぞれを選択する走査信号
線ＯＬである．これらの走査信号線ＯＬは、垂直走査回
路に接続されている。 前記第３図の中央部は一画素部分の断面を示しているが
，左側は下部透明ガラス基板ＳＵＢ１および上部透明ガ
ラス基板ＳＵＢ２の左側縁部分で外部引出配線の存在す
る部分の断面を示してレ）る。 右側は，透明ガラス基板ＳＵＢＩおよびＳＵＢ２の右側
録部分で外部引出配線の存在しなし１部分の断面を示し
ている． 第３図の左側、右側のそれぞれに示すシーノレ材ＳＬは
、液晶ＬＣを封止するように構成されており、液晶封入
口（図示していなＩｓ）を除く透明ガラス基板ＳＵＢＩ
およびＳＵＢ２の縁周囲全体に沿って形成されている。 シール材ＳＬは、たとえばエボキシ樹脂で形成されてい
る． 前記上部透明ガラス基板ＳＵＢＺ側の共通透明画素電極
ＩＴ○は、少なくとも一個所にお一覧で、銀ペースト材
ＳＩＬによって、下部透明ガラス基板ＳＵＢＩ側に形成
された外部引出配線に接続されている。この外部引出配
線は、前述したゲート電極ＧＴ、ソース電極ＳＤＩ、ド
レイン電極ＳＤ２のそれぞれと同一製造工程で形成され
る。 前記配向膜○ＲＩ１およびＯＲＩ２、透明画素電極ＩＴ
Ｏ、共通透明画素電極工ＴＯ、保護膜ＰＳＶＩおよびＰ
ＳＶ２、絶縁膜ＧＩのそれぞれの層は、シール材ＳＬの
内側に形成される８＠光板ＰＯＬは、下部透明ガラス基
板ＳＵＢＩ、上部透明ガラス基板ＳＵＢ２のそれぞれの
外側の表面に形成されている。 第１０図はこの発明を適用すべき他のアクティブ・マト
リックス方式のカラー液晶表示装置の液晶表示部の画素
の要部およびシール部周辺部の断面図、第１１図は第１
０図に示した液晶表示装置の液晶表示部の一画素を示す
平面図、第１２図は第１１図のＡ−Ａ切断線で切った部
分の断面図、第１３図は第１１図に示す画素を複数配置
した液晶表示部の要部平面図，第１４図〜第１６図は第
１１図に示す画素の所定の製造工程における要部平面図
、第１７図は第１３図に示す画素とカラーフィルタとを
重ね合せた状態における要部平面図である． この液晶表示装置においては、液晶表示部の各画素の開
口率を向上することができるとともに、液晶にかかる直
流成分を小さくし、液晶表示部の点欠陥を低減しかつ黒
むらを低減することができる． この液晶表示装置は、第１１図に示すように、液晶表示
部の各画素内のｉ型半導体層Ａｓを薄膜トランジスタＴ
ＦＴＩ〜ＴＦＴ３毎に分割して構成されている．つまり
、画素の複数に分割された薄膜トランジスタＴＰＴＩ〜
ＴＦＴ３のそれぞれは、独立したｉ型半導体層ＡＳの島
領域で構成されている． また、薄膜トランジスタＴＰＴＩ〜ＴＦＴ３のそれぞれ
に接続される透明画素電極ＩＴＯＩ〜工ＴＯ３のそれぞ
れは、薄膜トランジスタＴＰＴＩ〜ＴＦＴ３と接続され
る辺と反対側の辺において、行方向の次段の走査信号線
ＧＬと重ね合わされている．この重ね合せは、透明画素
電極ＩＴＯＩ〜ＩＴＯ３のそれぞれを一方の電極とし、
次段の走査信号線ＧＬを他方の電極とする保持容量素子
（静電容量素子）　Ｃａｄｄを構成する．この保持容量
素子Ｃ　ａｄｄの誘電体膜は、薄膜トランジスタＴＦＴ
のゲート絶縁膜として使用される絶縁膜ＧＩと同一層で
構成されている。 ゲート電極ＧＴは，第２図等に示した液晶表示装置と同
様、ｉ型半導体層Ａｓより太き目に形成されるが、この
液晶表示装置では薄膜トランジスタＴＰＴＩ〜ＴＦＴ３
が独立したｉ型半導体層ＡＳごとに形成されているため
、各薄膜トランジスタＴＰＴごとに太き目のパターンが
形成一される．また、上部透明ガラス基板ＳＵＢ２の走
査信号線ＯＬ、映像信号線ＤＬ、薄膜トランジスタＴＰ
Ｔに対応する部分にブラックマトリックスパターンＢＭ
が設けられているから，画素の輪郭が明瞭になるので、
コントラストが向上するとともに、外部の自然光が薄膜
トランジスタＴＰＴに当たるのを防止することができる
。 第１１図に記載される画素の等価回路を第１８図（等価
回路図）に示す。第１８図において、前述と同様に、Ｃ
ｇｓは薄膜トランジスタＴＰＴのゲート電極ＧＴおよび
ソース電極ＳＤＩで形成される重ね合せ容量である。重
ね合せ容量Ｃｇｓの誘電体膜は絶縁膜ＧＩである＋＋　
Ｃｐｉｘは透明画素電極ＩＴＯ（ＰＩＸ）および共通透
明画素電極ＩＴＯ（ＣＯＭ）間で形成される液晶容量で
ある．液晶容量Ｃ　ｐｉｘの誘電体膜は液晶ＬＣ、保護
膜ｐｓｖ１および配向膜ＯＲＩＩ、ＯＲＩ２である．Ｖ
ｌｃは中点電位である． 前記保持容量素子Ｃ　ａｄｄは，薄膜トランジスタＴＰ
Ｔがスイッチングするとき，中点電位（画素電極電位）
ｖ１ｃに対するゲート電位変化ΔＶｇの影響を低減する
ように働く．この様子を式で表すと次式となる。 ΔＶ　ｌｃ　＝　（（Ｃｇｓ／　（Ｃｇｓ＋Ｃａｄｄ＋
Ｃｐｉｘ））　ＸΔＶｇここで、ΔＶｌｃはΔＶｇによ
る中点電位の変化分を表わす．この変化分ΔＶｌｃは液
晶に加わる直流成分の原因となるが、保持容量素子Ｃ　
ａｄｄの保持容量を大きくすればする程その値を小さく
することができる．また，保持容量素子Ｃ　ａｄｄは放
電時閘を長くする作用もあり、薄膜トランジスタＴＰＴ
がオフした後の映像情報を長く蓄積する．液晶ＬＣに印
加される直流成分の低減は、液晶ＬＣの寿命を向上し、
液晶表示画面の切り替え時に前の画像が残るいわゆる焼
き付きを低減することができる． 上述したように，ゲート電極ＧＴは半導体層ＡＳを完全
に覆うよう大きくされている分、ソース・ドレイン電極
ＳＤ１、ＳＤ２とのオーバラップ面積が増え、したがっ
て寄生容量Ｃｇｓが大きくなり中点電位Ｖｌｃはゲート
（走査）信号Ｖｇの影響を受け易くなるという逆効果が
生じる。しかし，保持容量素子Ｃ　ａｄｄを設けること
によりこのデメリットも解消することができる。 また，２本の走査信号線ＧＬと２本の映像信号線ＤＬと
の交差領域内に画素を有する液晶表示装置において、前
記２本の走査信号線ＧＬのうちの一方の走査信号線ＯＬ
で選択される画素の薄膜トランジスタＴＰＴを複数に分
割し，この分割された薄膜トランジスタＴＰＴＩ〜ＴＦ
Ｔ３のそれぞれに透明画素電極ＩＴＯを複数に分割した
それぞれ（ＩＴ○１〜ＩＴＯ３）を接続し、この分割さ
れた透明画素電極ＩＴＯＩ〜ＩＴＯ３のそれぞれにこの
画素電極ＩＴ○を一方の電極とし前記２本の走査信号線
ＯＬのうちの他方の走査信号線ＧＬを容量電極線として
用いて他方の電極とする保持容量素子Ｃａｄｄを構成す
ることにより、前述のように、画素の分割された一部分
が点欠陥になるだけで．、画素の全体としては点欠陥で
なくなるので、画素の点欠陥を低減することができると
ともに、前記保持容量素子Ｃａｄｄで液晶ＬＣに加わる
直流成分を低減することができるので、液晶ＬＣの寿命
を向上ずることができる．とくに，画素を分割すること
により，薄膜トランジスタＴＰＴのゲート電極ＧＴとソ
ース電極ＳＤＩまたはドレイン電極ＳＤ２との短絡に起
因する点欠陥を像滅することができるとともに、透明画
素電極ＩＴＯＩ〜工Ｔ○３のそれぞれと保持容量素子Ｃ
　ａｄｄの他方の電極（容量電極線）との短絡に起因す
る点欠陥を低減することができる。後者側の点欠陥はこ
の液晶表示装置の場合３分の１になる。この結果、前記
画素の分割された一部の点欠陥は、画素の全体の面積に
比べて小さいので、前記点欠陥を見にくくすることがで
きる。 前記保持容量素子Ｃ　ａｄｄの保持容量は、画素の書込
特性から、液晶容量Ｃ　ｐｉｘに対して４〜８倍（４・
Ｃｐｉｘ＜Ｃａｄｄ＜Ｅｌ（，ｐｉｘ）　．重ね合せ容
量Ｃｇｓに対して８〜３２倍（　８　・Ｃｇｓ＜　Ｃａ
ｄｄ＜３２・Ｃｇｓ）程度の値に設定する． また、前記走査信号線ＧＬを第１導電膜（クロム膜）ｇ
ｌに第２導電膜（アルミニウム膜）ｇ２を重ね合せた複
合膜で構成し、前記保持容量素子Ｃ　ａｄｄの他方の電
極つまり容量電極線の分岐された部分を前記複合膜のう
ちの一層の第１導電膜ｇ１からなる単層膜で猪成するこ
とにより、走査信号線ＧＬの抵抗値を低減し、書込特性
を向上することができるとともに、保持容量素子Ｃ　ａ
ｄｄの他方の電極に基づく段差部に沿って確実に保持容
量素子Ｃ　ａｄｄの一方の電極（透明画素電極Ｉ　’Ｉ
”　Ｏ　）を絶縁膜ＧＩ上に接着させることができるの
で、保持容量素子Ｃ　ａｄｄの一方の電極の断線を低減
することができる。 また、保持容量素子Ｃ　ａｄｄの他方の電極を単層の第
１導電膜ｇ１で構成し、アルミニウム膜である第２導電
膜ｇ２を構成しないことにより、アルミニウム膜のヒロ
ックによる保持容量素子Ｃ　ａｄｄの他方の電極と一方
の電極との短絡を防止することができる。 前記保持容量素子Ｃ　ａｄｄを構成するために重ね合わ
される透明画素電極ＩＴＯＩ〜ＩＴＯ３のそれぞれと容
量電極線の部分との間の一部には、前記ソース電極ＳＤ
Ｉと同様に、容量電極線の段差形状を乗り越える際に透
明画素電極ＩＴＯが断線しないように，第１導電膜ｄ１
および第２導電膜ｄ２で構成された島領域が設けられて
いる。この島領域は、透明画素電極ＩＴＯの面積（開口
率）を低下しないように、できる限り小さく構成する．
このように、前記保持容量素子Ｃ　ａｄｄの一方の電極
とその誘電体膜として使用される絶縁膜ＧＩとの間に、
第１導電膜ｄ１とその上に形成された第１導電膜ｄ１に
比べて比抵抗値が小さくかつサイズが小さい第２導電膜
ｄ２とで形成された下地層を構成し、前記一方の電極（
第３導電膜ｄ３）を前記下地屡の第２導電膜ｄ２から露
出する第１導電膜ｄ１に接続することにより、保持容量
素子Ｃ　ａｄｄの他方の電極に基づく段差部に沿って確
実に保持容量素子Ｃａｄｄの一方の電極を接着させるこ
とができるので，保持容量素子Ｃａｄｄの一方の電極の
断線を低減することができる。 前記画素の透明耐素電極ＩＴＯに保持容量素子Ｃ　ａｄ
ｄを設けた液晶表示装置の液晶表示部は、第２０図（液
晶表示部を示す等価回路図）に示すように構成されてい
る。液晶表示部は，画素，走査信号線ＯＬおよび映像信
号線ＤＬを含む単位基本パターンの繰返しで構成されて
いる．容量電極線として使用される最終段の走査信号線
ＯＬ（または初段の走査信号線ＧＬ）は、第２０図に示
すように、共通透明画素電極（Ｖｃｏｍ）ＩＴＯに接続
する．共通透明画素電極ＩＴ○は、前記第３図に示すよ
うに、液晶表示装置の周縁部において銀ペースト材ＳＬ
によって外部引出配線に接続されている。しかも、この
外部引出配線の一部の導電層（ｇＬおよびｇ２）は走査
信号線ＧＬと同一製造工程で構成されている．この結果
、最終段の走査信号線ＧＬ（容量電極線）は、共通透明
画素電極ＩＴＯに簡単に接続することができる．このよ
うに，容量電極線の最終段を前記画素の共通透明画素電
極（Ｖｃｏｍ　）ＩＴＯに接続することにより、最終段
の容量電極線は外部引出配線の一部の導電層と一体に構
成することができ、しかも共通透明画素電極ＩＴＯは前
記外部引出配線に接続されているので、簡単な構成で最
終段の容量電極線を共通透明画素電極ＩＴ○に接続する
ことができる． また、液晶表示装置は、先に本願出願人によって出願さ
れた特願昭６２−９５１２５号に記載される直流相殺方
式（ＤＣキャンセル方式）に基づき、第１９図（タイム
チャート）に示すように、走査信号線ＤＬの駆動電圧を
制御することによって、さらに液晶ＬＣに加わる直流成
分を低減することができる．第１９図において、Ｖｉは
任意の走査信号線ＯＬの駆動電圧、Ｖｉ＋１はその次段
の走査信号線ＧＬの駆動電圧である．Ｖｅｅは走査信号
線ＧＬに印加されるロウレベルの酩動電圧Ｖｄｍｉｎ　
．　Ｖｄ　ｄは走査信号線ＧＬに印加されるハイレベル
の駆動電圧Ｖ　ｄ　ｓ＋ａｘである。各時刻ｔ＝ｔエ〜
ｔ，における中点電位ｖ１ｃ（第１８図参照）の電圧変
化分ΔＶエ〜Δｖ４は、画素の合計の容量（　Ｃｇｓ＋
　Ｃｐｉｘ＋　Ｃａｄｄ）をＣとすると、次式のように
なる． Δｖ１＝−（Ｃｇｓ／Ｃ）・ｖ２ Ａ　Ｖ＊　＝　＋　（Ｃｇｓ／　Ｃ）・（Ｖ　１　＋　
Ｖ　２　）−（Ｃａｄｄ／Ｃ）１７２ Δｖ３＝−（Ｃｇｓ／Ｃ）・ｖ１ ＋（Ｃａｄｄ／　Ｃ）｛Ｖ　１　＋　Ｖ　２　）ΔＶ４
＝−（Ｃａｄｄ／Ｃ）・Ｖｌ ここで、走査信号線ＧＬに印加される駆動電圧が充分で
あれば（下記

【注】参照）、液晶ＬＣに加わる直流電圧
は、次式で表される。 ΔＶ，＋ΔＶ４＝　（Ｃａｄｄ−Ｖ　２　−　Ｃｇｓ−
Ｖ　１　）／　Ｃこのため、Ｃａｄｄ−ｖ２＝Ｃｇｓ−
ｖ１とすると、液晶ＬＣに加わる直流電圧はＯになる．

〔発明の効果〕

以上説明したように，この発明に係る液晶表示装置の製
造方法においては、ゲート絶縁膜として使用される絶縁
膜を形成する際に，絶＃膜の外側に絶縁膜と同一の膜か
らなる周囲保護膜を形成す・るから、周囲保護膜により
基板表面と保護膜との間に水分が浸入するのを防止する
ことができるので，ゲート絶縁膜として使用される絶縁
膜の外側に形成された信号線の間隔が小さく、隣接する
信号線間の電位差が大きくとも，ゲート絶ａ膜として使
用される絶縁膜の外側に形成された信号線を構成する導
電膜がイオン化することはないため、ゲート絶縁膜とし
て使用される絶縁膜の外側に形成さ・れた信号線が腐食
することがなく，ゲート絶縁膜として使用される絶縁膜
の外側に形成された信号線が断線することがない．この
ように、この発明の効果は顕著である。

【図面の簡単な説明】

第１図はこの発明に係るアクティブ・マトリックス方式
のカラー液晶表示装置の製造方法の説明図、第２図はこ
の発明を適用すべきアクティブ・マトリックス方式のカ
ラー液晶表示装置の液晶表示部の一画素を示す要部平面
図、第３図は第２図の■−■切断線で切った部分とシー
ル部周辺部の断面図，第４図は第２図に示す画素を複数
配置した液晶表示部の要部平面図、第５図〜第７図は第
２図に示す画素の所定の製造工程における要部平面図、
第８図は第４図に示す画素とカラーフィルタとを重ね合
せた状態における要部平面図、第９図は上記のアクティ
ブ・マトリックス方式のカラー液晶表示装置の液晶表示
部を示す等価回路図、第１．　０図はこの発明を適用す
べき他のアクティブ・マトリックス方式のカラー液晶表
示装置の液晶表示部の画素の要部およびシール部周辺部
の断面図、第１１図は第１０図に示した液晶表示装置の
液晶表示部の一画素を示す平面図、第１２図は第１１図
のＡ−Ａ切断線で切った部分の断面図、第１３図は第１
１図に示す画素を複数配置した液晶表示部の要部平面図
、第１４図〜第１６図は第１１図に示す画素の所定の製
造工程における要部平面図、第１７図は第１３図に示す
画素とカラーフィルタとを重ね合せた状態における要部
平面図、第１８図は第］１図に記載される画素の等価回
路図、第１９図は直流相殺方式による走査信号線の能動
電圧を示すタイムチャート、第２０図、第２１図はそれ
ぞれ第１３図に示したアクティブ・マトリックス方式の
カラー液晶表示装置の液晶表示部を示す等価回路図、第
２２図は第１図で製造方法を説明した液晶表示装置の一
部の所定の製造工程における平面図、第２３図は第１図
で製造方法を説明した液晶表示装置の一部の所定の製造
工程における断面図，第２４図は従来の液晶表示装置の
製造方法の説明図である。 ＳＵＢ・・・透明ガラス基板 ＯＬ・・・走査信号線 ＤＬ・・・映像信号線 ＧＩ・・・絶縁膜 ＧＴ・・・ゲート電極 ・ＡＳ・・・ｉ型半導体溜 ＳＤ・・・ソース電極またはドレイン電極ｐｓｖ・・・
保護膜 ＬＳ・・・遮光膜 ＬＣ・・・液晶 ＴＰＴ・・・薄膜トランジスタ ＩＴＯ　（ＣＯＭ）・・・透明画素電極ｇ．ｄ・・・導
電膜 Ｃ　ａｄｄ・・・保持容量素子 Ｃｇｓ・・・重ね合せ容量 Ｃ　ｐｉｘ・・・液晶容量 ＢＭ・・・ブラックマトリックスパターンＣＣＩ・・・
周囲保護膜 第１図 ＧＩ−−−一絶，線嘆 ｃｃｒ−−−−一府囲條！ＩＩ頃 第１８図 ＶＬｃ ｔ１ ｔ２　ｔ３　ｔ４ ＧＩ−一一一梵縁腓 第２２図 ＣＣＩ−−−−一周ＦｆＪ保鏝績 ＧＩ−一一一鞄球順

Claims (1)

【特許請求の範囲】
1. １、薄膜トランジスタと画素電極とを画素の一構成要素
   とするアクティブ・マトリックス方式の液晶表示装置の
   製造方法において、ゲート絶縁膜として使用される絶縁
   膜を形成する際に、上記絶縁膜の外側に上記絶縁膜と同
   一の膜からなる周囲保護膜を形成することを特徴とする
   液晶表示装置の製造方法。