JPH01169430A - 液晶表示装置 - Google Patents

液晶表示装置

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JPH01169430A
JPH01169430A JP62242363A JP24236387A JPH01169430A JP H01169430 A JPH01169430 A JP H01169430A JP 62242363 A JP62242363 A JP 62242363A JP 24236387 A JP24236387 A JP 24236387A JP H01169430 A JPH01169430 A JP H01169430A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、液晶表示装置、特に、薄膜トランジスタ及び
画素電極で画素を構成するアクティブ・マトリックス方
式の液晶表示装置に適用して有効な技術に関するもので
ある。
〔従来の技術〕
アクティブ・マトリックス方式の液晶表示装置は、マト
リックス状に複数の画素が配置された液晶表示部を有し
ている。液晶表示部の各画素は、隣接する２本の走査信
号線（ゲート信号線）と隣接する２本の映像信号Ｍ（ド
レイン信号線）との交差領域内に配置されている。走査
信号線は、列方向（水平方向）に延在し、行方向に複数
本配置されている。映像信号線は、走査信号線と交差す
る行方向（垂直方向）に延在し、列方向に複数本配置さ
れている。
前記画素は、主に、液晶、この液晶を介在させて配置さ
れた透明画素電極及び共通透明画素電極、薄膜トランジ
スタ（Ｔ　Ｐ　Ｔ）で構成されている。透明画素電極、
薄膜トランジスタの夫々は１画素毎に設けられている。
透明画素電極は、薄膜トランジスタのソース電極に接続
されている。薄膜トランジスタのドレイン電極は前記映
像信号線に接続され、ゲート電極は前記走査信号線に接
続されている。
〔発明が解決しようとする問題点〕
前述の液晶表示装置は、液晶表示部の大型化にともない
１画素サイズが大きくなる傾向にある。
例えば、従来、液晶表示部の画素サイズは、０．２Ｘ０
，２［ｍｍ”ｌであったが１本発明者は、　０．３２　
Ｘ　Ｏ，３２［ｍｍ”　］の画素サイズの液晶表示装置
を開発している。
この種の液晶表示装置においては、製造工程中に、液晶
表示部にゴミ等の異物が混入したり、フォトリソグラフ
ィ技術で使用されるマスクに異物が付着したりする。異
物が薄膜トランジスタのソース電極（又は透明画素電極
）とドレイン電極との間に混入したり存在したりすると
１両者間が短絡し、短絡した画素が不良となる所謂点欠
陥を生じる。また、前記異物が薄膜トランジスタのソー
ス電極（透明画素電極）とゲート電極との間に混入した
り存在したりすると、前述と同様に１点欠陥を生じる。
このため１本発明者は、各画素サイズが大きくなるにつ
れて、このような液晶表示装置の点欠陥（画素の損失）
が目立ち易いという問題点を見出した。
本発明の目的は、液晶表示装置において、液晶表示部の
画素が不良となる点欠陥を低減することが可能な技術を
提供することにある。
本発明の他の目的は、液晶表示装置において、液晶表示
部の点欠陥を見にくくすることが可能な技術を提供する
ことにある。
本発明の他の目的は、液晶表示装置において、液晶表示
部の画素が不良となる点欠陥を低減すると共に、液晶表
示部の黒むらを低減することが可能な技術を提供するこ
とにある。
本発明の他の目的は、液晶表示装置において、前記目的
を達成すると共に、走査信号線の抵抗値を低減しかつ画
素の画素電極と走査信号線との短絡に起因する点欠陥を
低減することが可能な技術を提供することにある６ 本発明の他の目的は、前記黒むらを低減すると共に、前
記黒むらを低減する保持容量素子の電極の断線を防止す
ることが可能な技術を提供することにある。
本発明の他の目的は、液晶表示装置において、簡単な構
成で前記黒むらを低減することが可能な技術を提供する
ことにある。
本発明の他の目的は、液晶表示装置において、液晶表示
部の液晶に加わる直流成分を低減し、前記黒むらを低減
することが可能な技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
〔問題点を解決するための手段〕
本願において開示される発明のうち１代表的なものの概
要を簡単に説明すれば、下記のとおりである。
２本の走査信号線と２本の映像信号線との交差領域内に
画素を有する液晶表示装置において、前記２本の走査信
号線のうちの一方の走査信号線で選択される画素の薄膜
トランジスタを複数に分割し、この分割された薄膜トラ
ンジスタの夫々に前記画素電極を複数に分割した夫々を
接続し、この分割された画素電極の夫々にこの画素電極
を一方の電極とし前記２本の走査信号線のうちの他方の
走査信号線を容量電極線として用いて他方の電極とする
保持容量素子を構成する。
また、前記走査信号線を複数の導電層を重ね合せた複合
膜で構成し、前記容量電極線を前記複合膜のうちの一層
の導電層からなる単層膜で構成する。
また、前記保持容量素子の一方の電極とその誘電体膜と
の間に、第１導電膜とその上に形成された第１導電膜に
比べて比抵抗値が小さくかつサイズが小さい第２導電膜
とで形成された下地層を構成し、前記一方の電極を前記
下地層の第２導電膜から露出する第１導電膜に接続する
。
また、前記容量電極線の初段又は最終段を前記画素の共
通画素電極に接続する。
また、初段の走査信号線又は容量電極線を、最終段の容
量電極線線又は走査信号線に接続する。
〔作用〕
上述した手段によれば、前記画素の分割された一部分が
点欠陥になるだけで、画素の全体としては点欠陥でなく
なるので、画素の点欠陥を低減することができると共に
、前記保持容量素子で液晶に加わる電圧保持特性を改善
することができるので、黒むらを低減することができる
。特に、画素を分割することにより、薄膜トランジスタ
のゲート電極とソース電極又はドレイン電極との短絡に
起因する点欠陥を低減することができると共に、画素電
極と保持容量素子の他方の電極との短絡に起因する点欠
陥を低減することができる。この結果、前記画素の分割
された一部の点欠陥は、画素の全体の面積に比べて小さ
いので、前記点欠陥を見にくくすることができる。
また、前記効果に加えて、前記走査信号線の抵抗値を低
減し、かつ画素の画素電極と走査信号線との短絡に起因
する点欠陥を低減することができる。
また、保持容量素子の他方の電極に基づく段差部に沿っ
て確実に保持容量素子の一方の電極を接着させることが
できるので、保持容量素子の一方の電極の断線を低減す
ることができる。
また、初段又は最終段の容量電極線は外部引出配線の一
部の導電層と一体に構成することができ、しかも共通画
素電極は前記外部引出配線に接続されているので、簡単
な構成で走査信号線を共通画素電極に接続することがで
きる。
また、走査信号線及び容量電極線の全べてを垂直走査回
路に接続することができるので、直流相殺方式（ＤＣキ
ャンセル方式）を採用することができる。この結果、液
晶に加わる直流成分を低減することができるので、液晶
の寿命を向上することができる。
以下、本発明の構成について、アクティブ・マトリック
ス方式のカラー液晶表示装置に本発明を適用した一実施
例とともに説明する。
なお、実施例を説明するための全回において。
同一機能を有するものは同一符号を付け、その繰り返し
の説明は省略する。
〔実施例〕
（実施例■） 本発明の実施例Ｉであるアクティブ・マトリックス方式
のカラー液晶表示装置の液晶表示部の一画素を第１図（
要部平面図）で示し、第１図の■−■切断線で切った断
面を第２図で示す、また、第３図（要部平面図）には、
第１図に示す画素を複数配置した液晶表示部の要部を示
す。
第１図乃至第３図に示すように、液晶表示装置は、下部
透明ガラス基板５ＵＢ１の内側（液晶側）の表面上に、
薄膜トランジスタＴＰＴ及び透明画素電極ＩＴ○を有す
る画素が構成されている。下部透明ガラス基板ＳＵＢ　
１は、例えば、　１．１　［ｍｍｌ程度の厚さで構成さ
れている。
各画素は、隣接する２本の走査信号線（ゲート信号線又
は水平信号線）ＧＬと、隣接する２本の映像信号線（ド
レイン信号線又は垂直信号線）ＤＬとの交差領域内（４
本の信号線で囲まれた領域内）に配置されている。走査
信号線ＯＬは、第１図及び第３図に示すように１列方向
に延在し、行方向に複数本配置されている。映像信号線
ＤＬは、行方向に延在し、列方向に複数本配置されてい
る。
各画素の薄膜トランジスタＴＰＴは、画素内において３
つ（複数）に分割され、薄膜トランジスタ（分割薄膜ト
ランジスタ）ＴＦＴＩ、Ｔ　Ｆ　’ｒ　２及びＴＦＴ３
で構成されている。薄膜トランジスタＴＰＴＩ〜ＴＦＴ
３の夫々は、実質的に同一サイズで構成されている。こ
の分割された薄膜トランジスタＴＰＴＩ〜ＴＦＴ３の夫
々は、主に、ゲート電極ＧＴ、絶縁膜ＧＩ、ｉ型半導体
層ＡＳ、一対のソース電極ＳＤＩ及びドレイン電極ＳＤ
２で構成されている。
前記ゲート電極ＧＴは、第４図（所定の製造工程におけ
る要部平面図）に詳細に示すように、走査信号線ＯＬか
ら行方向（第１図及び第４図において下方向）に突出す
る丁字形状で構成されている（丁字形状に分岐されてい
る）。つまり、ゲート電極ＧＴは、映像信号線ＤＬと実
質的に平行に延在するように構成されている。ゲート電
極ＧＴは、薄膜トランジスタＴＰＴＩ〜ＴＦＴ３の夫々
の形成領域まで突出するように構成されている。薄膜ト
ランジスタＴＰＴＩ〜ＴＦＴ３の夫々のゲート電極ＧＴ
は、一体に（共通ゲート電極として）構成されており、
同一の走査信号線ＧＬに接続されている。ゲート電極Ｇ
Ｔは、薄膜トランジスタＴＰＴの形成領域において段差
形状をなるべく成長させないように、単層の第１導電膜
ｇ１で構成する。
第１導電膜ｇ１は１例えばスパッタで形成されたクロム
（Ｃｒ）膜を用い、１０００［人コ程度の膜厚で形成す
る。
前記走査信号線ＯＬは、第１導電膜ｇ１及びその上部に
設けられた第２導電膜ｇ２からなる複合膜で構成されて
いる。この走査信号線ＧＬの第１導電膜ｇ１は、前記ゲ
ート電極ＧＴの第１導電膜ｇ１と同一製造工程で形成さ
れ、かつ一体に構成されている。第２導電膜ｇ２は、例
えば、スパッタで形成されたアルミニウム（ＡＱ）膜を
用い、２０００〜４０００［人］程度の膜厚で形成する
。第２導電膜ｇ２は、走査信号線ＧＬの抵抗値を低減し
、信号伝達速度の高速化（画素の情報の書込特性）を図
ることができるように構成されている。
また、走査信号線ＯＬは、第１導電膜ｇ１の幅寸法に比
べて第２導電膜ｇ２の幅寸法を小さく構成している。す
なわち、走査信号線ＯＬは、その側壁の段差形状を緩和
することができるので、その上層°の絶縁膜ＧＩの表面
を平担化できるように構成されている。
絶＠ｌｌ！ａＧＩ４！、薄膜トランジスタＴＦＴ１〜Ｔ
ＦＴ３の夫々のゲート絶縁膜として使用される。
絶縁膜ＧＩは、ゲート電極ＧＴ及び走査信号線ＧＬの上
層に形成されている。絶縁膜ＧＩは、例えば、プラズマ
ＣＶＤで形成された窒化珪素膜を用い、３０００［人］
程度の膜厚で形成する。前述のように、絶縁膜ＧＩの表
面は、薄膜トランジスタＴＰＴ１〜ＴＦＴ３の夫々の形
成領域、及び走査信号線ＧＬ形成領域において平担化さ
れている。
ｉ型半導体層Ａｓは、第５図（所定の製造工程における
要部平面図）で詳細に示すように、複数に分割された薄
膜トランジスタＴＰＴＩ〜ＴＦＴ３の夫々のチャネル形
成領域として使用される。
複数に分割された薄膜トランジスタＴＰＴＩ〜ＴＦＴ３
の夫々のｉ型半導体層ＡＳは、画素内において一体に構
成されている。すなわち１画素の分割された複数の薄膜
トランジスタＴＰＴＩ〜ＴＦＴ３の夫々は、１つの（共
通の）ｉ型半導体層ＡＳの島領域で構成されている。ｉ
型半導体層Ａｓは、アモーファスシリコン膜又は多結晶
シリコン膜で形成し、２００〜３０００［人］程度の膜
厚で形成する。
このように、画素の複数に分割された薄膜トランジスタ
ＴＰＴ１〜ＴＦＴ３の夫々のｉ型半導体層ＡＳを一体に
構成することにより、薄膜トランジスタＴＰＴＩ〜ＴＦ
Ｔ３の夫々に共通のドレイン電極ＳＤ２がｉ型半導体層
ＡＳ　（実際には、第１導電膜ｇ１の膜厚とｉ型半導体
層ＡＳの膜厚とを加算した膜厚に相当する段差）をドレ
イン電極ＳＤ２側からｉ型半導体層ＡＳ側に向って１度
乗り越えるだけなので、ドレイン電極ＳＤ２が断線する
確率が低くなり１点欠陥の発生する確率を低減すること
ができる。つまり１本実施例１では。
ドレイン電極ＳＤ２がｉ型半導体層ＡＳの段差を乗り越
える際に画素内に発生する点欠陥が３分の１に低減でき
る。
また、本実施例■のレイアウトと異なるが、ｉ型半導体
層Ａｓを映像信号線ＤＬが直接乗り越え。
この乗り越えた部分の映像信号線ＤＬをドレイン電極Ｓ
Ｄ２として構成する場合、映像信号線ＤＬ（ドレイン電
極５Ｄ２）がｉ型半導体層Ａｓを乗り越える際の断線に
起因する線欠陥の発生する確率を低減することができる
。つまり、画素の複数に分割された薄膜トランジスタＴ
ＰＴＩ〜ＴＰＴ３の夫々のｉ型半導体層ＡＳを一体に構
成することにより、映像信号線ＤＬ（ドレイン電極５Ｄ
２）がｉ型半導体層ＡＳを１度だけしか乗り越えないた
めである（実際には１乗り始めと乗り終わりの２度であ
る）。
前記ｉ型半導体層ＡＳは、第１図及び第５図に詳細に示
すように、走査信号線ＧＬと映像信号線ＤＬとの交差部
（クロスオーバ部）の両者間まで延在させて設けられて
いる。この延在させたｉ型半導体層ＡＳは、交差部にお
ける走査信号線ＧＬと映像信号線ＤＬとの短絡を低減す
るように構成されている。
画素の複数に分割された薄膜トランジスタＴＰＴ１〜Ｔ
ＦＴ３の夫々のソース電極ＳＤＩとドレイン電極ＳＤ２
とは、第１図、第２図及び第６図（所定の製造工程にお
ける要部平面図）で詳細に示すように、ｉ型半導体層Ａ
Ｓ上に夫々離隔して設けられている。ソース電極ＳＤＩ
、ドレイン電極ＳＤ２の夫々は１回路のバイアス極性が
変ると、動作上、ソースとドレインが入れ替わるように
構成されている。つまり、薄膜トランジスタＴＰＴは、
ＦＥＴと同様に双方向性である。
ソース電極ＳＤＩ、ドレイン電極ＳＤ２の夫々は、ｉ型
半導体層ＡＳに接触する下層側から、第１導電膜ｄ１、
第２導電膜ｄ２、第３導電膜ｄ３を順次重ね合わせて構
成されている。ソース電極ＳＤＩの第１導電膜ｄ１．第
２導電膜ｄ２及び第３導電膜ｄ３は、ドレイン電極ＳＤ
２の夫々と同一製造工程で形成される。
第１導電膜ｄ１は、スパッタで形成したクロム膜を用い
、５００〜ｔｏｏｏｃ人］の膜厚（本実施例では、６０
０［人コ程度の膜厚）で形成する。クロム膜は、膜厚を
厚く形成するとストレスが大きくなるので、２０００［
人］程度の膜厚を越えない範囲で形成する。
クロム膜は、ｉ型半導体層ＡＳとの接触が良好である。
クロム膜は、後述する第２導電膜ｄ２のアルミニウムが
ｉ型半導体層ＡＳに拡散することを防止する、所謂バリ
ア層を構成する。第１導電膜ｄ１としては、クロム膜の
他に、高融点金属（Ｍ　ｏ　。
Ｔ　ｉ　、　Ｔ　ａ　、　Ｗ　）膜、高融点金属シリサ
イド（ＭｏＳｉ、。
ＴｉＳｉ、、ＴａＳｉ、、ＷＳｉｚ）膜で形成してもよ
い。
第２導電膜ｄ２は、スパッタで形成したアルミニウム膜
を用い、３０００〜４０００［人］の膜厚（本実施例で
は、３０００［人］程度の膜厚）で形成する。アルミニ
ウム膜は、クロム膜に比べてストレスが小さく、厚い膜
厚に形成することが可能で、ソース電極ＳＤＩ、ドレイ
ン電極ＳＤ２及び映像信号線ＤＬの抵抗値を低減するよ
うに構成されている。第２導電膜ｄ２は、薄膜トランジ
スタＴＰＴの動作速度の高速化、及び映像信号線ＤＬの
信号伝達速度の高速化を図ることができるように構成さ
れている。つまり、第２導電膜ｄ２は、画素の書込特性
を向上することができる。第２導電膜ｄ２としては、ア
ルミニウム膜の他に、シリコン（Ｓｉ）や銅（Ｃｕ）を
添加物として含有させたアルミニウム膜で形成してもよ
い。
第３導電膜ｄ３は、スパッタで形成された透明導電膜（
ＩＴｏ：ネサ膜）を用い、１０００〜ｚｏｏｏｃ人〕の
膜厚（本実施例では、１２００［人］程度の膜厚）で形
成する。この第３導電膜ｄ３は、ソース電極ＳＤ１、ド
レイン電極ＳＤ２及び映像信号線ＤＬを構成すると共に
、透明画素電極ＩＴＯを構成するようになっている。
ソース電極ＳＤＩの第１導電膜ｄ１．ドレイン電極ＳＤ
２の第１導電膜ｄ１の夫々は、上層の第２導ｆａＭ！Ｊ
ｄ２及び第３導電膜ｄ３に比べてチャネル形成領域側を
大きいサイズで構成している。つまり、第１導電膜ｄ１
は、第１導電膜ｄ１と第２導電膜ｄ２及び第３導電膜ｄ
３との間の製造工程におけるマスク合せずれが生じても
、第２導電膜ｄ２及び第３導電膜ｄ３に比べて大きいサ
イズ（第１導電膜ｄ１〜第３導電膜ｄ３の夫々のチャネ
ル形成領域側がオンザラインでもよい）になるように構
成されている。ソース電極ＳＤＩの第１導電膜ｄ１．ド
レイン電極ＳＤ２の第１導電膜ｄ１の夫々は、薄膜トラ
ンジスタＴＰＴのゲート長りを規定するように構成され
ている。
このように、画素の複数に分割された薄膜トランジスタ
ＴＰＴＩ〜ＴＦＴ３において、ソース電極ＳＤＩ、ドレ
イン電極ＳＤ２の夫々の第１導電膜ｄ１のチャネル形成
領域側を第２導電膜ｄ２及び第３導電膜ｄ３に比べて大
きいサイズで構成することにより、ソース電極ＳＤ１、
ドレイン電極ＳＤ２の夫々の第１導電膜ｄ１間の寸法で
、薄膜トランジスタＴＰＴのゲート長りを規定すること
ができる。第１導電膜ｄ１間の離隔寸法（ゲート長し）
は、加工精度（パターンニング精度）で規定することが
できるので、薄膜トランジスタＴＰＴ１〜ＴＦＴ３の夫
々のゲート長りを均一にすることができる。
ソース電極ＳＤＩは、前記のように、透明画素電極ＩＴ
Ｏに接続されている。ソース電極ＳＤＩは、ｉ型半導体
層Ａｓの段差形状（第１導電膜ｇ１の膜厚とｉ型半導体
層ＡＳの膜厚とを加算した膜厚に相当する段差）に沿っ
て構成されている。
具体的には、ソース電極ＳＤＩは、ｉ型半導体層ＡＳの
段差形状に沿って形成された第１導電膜ｄ１と、この第
１導電膜ｄ１の上部にそれに比べて透明画素電極ＩＴＯ
と接続される側を小さいサイズで形成した第２導電膜ｄ
２と、この第２導電膜から露出する第１導電膜ｄ１に接
続された第３導電膜ｄ３とで構成されている。ソース電
極ＳＤＩの第１導電膜ｄ１は、ｉ型半導体層ＡＳとの接
着性が良好であり、かつ、主に第２導電膜ｄ２からの拡
散物に対するバリア層として構成されている。
ソース電極ＳＤＩの第２導電膜ｄ２は、第１導電膜ｄ１
のクロム膜がストレスの増大から厚く形成できず、ｉ型
半導体層ＡＳの段差形状を乗り越えられないので、この
ｉ型半導体層ＡＳを乗り越えるために構成されている。
つまり、第２導電膜ｄ２は、厚く形成することでステッ
プカバレッジを向上している。第２導電膜ｄ２は、厚く
形成できるので、ソース電極ＳＤＩの抵抗値（ドレイン
電極ＳＤ２や映像信号線ＤＬについても同様）の低減に
大きく寄与している。第３導電膜ｄ３は、第２導電Ｕ１
４ｄ２のｉ型半導体層ＡＳに起因する段差形状を乗り越
えることができないので、第２導電膜ｄ２のサイズを小
さくすることで露出する第１導電膜ｄ１に接続するよう
に構成されている。第１導電膜ｄ１と第３導電膜ｄ３と
は、接着性が良好であるばかりか、両者間の接続部の段
差形状が小さいので、確実に接続することができる。
このように、薄膜トランジスタＴＰＴのソース電極ＳＤ
Ｉを、少なくとも、ｉ型半導体層Ａｓに沿って形成され
たバリア層としての第１導電膜ｄ１と、この第１導電膜
ｄ１の上部に形成された、第１導電膜に比べて比抵抗値
が小さく、かつ第１導電膜に比べて小さいサイズの第２
導電膜ｄ２とで構成し、この第２導電膜ｄ２から露出す
る第１導電１１１ｄｌに透明画素電極ＩＴＯである第３
導電膜ｄ３を接続することにより、薄膜トランジスタＴ
ＰＴと透明画素電極ＩＴＯとを確実に接続することがで
きるので、断線に起因する点欠陥を低減することができ
る。しかも、ソース電極ＳＤＩは、第１導電［ｄｌによ
るバリア効果で、抵抗値の小さい第２導電膜ｄ２（アル
ミニウム膜）を用いることができるので、抵抗値を低減
することができる。
ドレイン電極ＳＤ２は、映像信号線ＤＬと一体に構成さ
れており、同一製造工程で形成されている。ドレイン電
極ＳＤ２は、映像信号線ＤＬと交差する列方向に突出し
たＬ字形状で構成されている。つまり、画素の複数に分
割された薄膜トランジスタＴＰＴＩ〜ＴＦＴ３の夫々の
ドレイン電極ＳＤ２は、同一の映像信号線ＤＬに接続さ
れている。
前記透明画素電極ＩＴＯは、各画素毎に設けられており
、液晶表示部の画素電極の一方を構成する９透明画素電
極ＩＴＯは、画素の複数に分割された薄膜トランジスタ
ＴＰＴＩ〜ＴＦＴ３の夫々に対応して３つの透明画素電
極（分割透明画素電極）ＩＴＯｌ、ＩｒＯ２及びＩｒＯ
２に分割されている。透明画素電極ＩＴ○１は、薄膜ト
ランジスタＴＦＴＩのソース電極ＳＤＩに接続されてい
る。透明画素電極ＩＴ○２は、薄膜トランジスタＴＦＴ
２のソース電極ＳＤ１に接続されている。
透明画素電極ＩＴＯ３は、薄膜トランジスタＴＦＴ３の
ソース電極ＳＤ１に接続されている。
透明画素電極ＩＴＯＩ〜ＩＴＯ３の夫々は、薄膜トラン
ジスタＴＰＴＩ〜ＴＦＴ３の夫々と同様に、実質的に同
一サイズで構成されている。透明画素電極ＩＴＯＩ〜Ｉ
ＴＯ３の夫々は、薄膜トランジスタＴＰＴＩ〜ＴＦＴ３
の夫々のｉ型半導体層ＡＳを一体に構成しである（分割
された夫々の薄膜トランジスタＴＰＴを一個所に集中的
に配置しである）ので、Ｌ字形状で構成している。
このように、隣接する２本の走査信号線ＯＬと隣接する
２本の映像信号線ＤＬとの交差領域内に配置された画素
の薄膜トランジスタＴＰＴを複数の薄膜トランジスタＴ
ＰＴＩ〜ＴＦＴ３に分割し。
この複数に分割された薄膜トランジスタＴＦＴｌ〜ＴＦ
Ｔ３の夫々に複数に分割した透明画素電極ＩＴＯＩ〜Ｉ
ＴＯ３の夫々を接続することにより。
画素の分割された一部分（例えば、ＴＦＴＩ）が点欠陥
になるだけで９画素の全体としては点欠陥でなくなる（
Ｔ　Ｆ　Ｔ　２及びＴＦＴ３が点欠陥でない）ので、画
素全体としての点欠陥を低減することができる。
また、前記画素の分割された一部の点欠陥は、画素の全
体の面積に比べて小さい（本実施例の場合１画素の３分
の１の面積）ので、前記点欠陥を見にくくすることがで
きる。
また、前記画素の分割された透明画素電極ＩＴｏ１〜Ｉ
ＴＯ３の夫々を実質的に同一サイズで構成することによ
り、画素内の点欠陥の面積を均一にすることができる。
また、前記画素の分割された透明画素電極ＩＴ０１〜Ｉ
ＴＯ３の夫々を実質的に同一サイズで構成することによ
り、透明画素電極ＩＴＯＩ〜ＩＴ０３の夫々と共通透明
画素電極ＩＴＯとで構成される夫々の液晶容量（Ｃｐｉ
ｘ　）と、この透明画素電極ＩＴＯＩ〜ＩＴＯ３の夫々
に付加される透明画素電極ＩＴＯＩ〜ＩＴＯ３とゲート
電極ＧＴとの重ね合せで生じる重ね合せ容量（Ｃｇｓ）
とを均一にすることができる。つまり、透明画素電極Ｉ
ＴＯ１〜ＩＴＯ３の夫々は液晶容量及び重ね合せ容量を
均一にすることができるので、液晶ＬＤの液晶分子に直
流成分が印加されることを防止し、液晶分子の劣化に起
因する寿命を向上することができる。
薄膜トランジスタＴＰＴ及び透明画素電極ＩＴ０上には
、保護膜ＰＳＶＩが設けられている。保護膜ＰＳＶＩは
、主に１ｗＩ膜トランジスタＴＰＴを湿気等から保護す
るために形成されており、透明性が高くしかも耐湿性の
良いものを使用する。
保護膜ＰＳＶＩは１例えば、プラズマＣＶＤで形成した
酸化珪素膜や窒化珪素膜で形成されており。
８０００［人］程度の膜厚で形成する。
薄膜トランジスタＴＦＴ上の保護膜ＰＳＶＩの上部には
、外部光がチャネル形成領域として使用されるｉ型半導
体層Ａｓに入射されないように、遮蔽膜ＬＳが設けられ
ている。第１図に示すように、遮蔽膜ＬＳは、点線で囲
まれた領域内に構成されている。遮蔽膜ＬＳは、光に対
する遮蔽性が高い１例えば、アルミニウム膜やクロム膜
等で形成されており、スパッタで１０００ｒ人］程度の
膜厚に形成する。
薄膜トランジスタＴＰＴは、ゲート電極ＧＴに正のバイ
アスを印加すると、ソース−ドレイン間のチャネル抵抗
が小さくなり、バイアスを零にすると、チャネル抵抗は
大きくなるように構成されている。つまり、薄膜トラン
ジスタＴＰＴは、透明画素電極ＩＴＯに印加される電圧
を制御するように構成されている。
液晶ＬＣは、下部透明ガラス基板５ＵＢＩと上部透明ガ
ラス基板５ＵＢ２との間に形成された空間内に、液晶分
子の向きを設定する下部配向膜０ＲＩＩ及び上部配向膜
０ＲＩ２に規定され、封入されている。
下部配向膜０ＲＩＩは、下部透明ガラス基板５ＵＢＩ側
の保護膜ＰＳＶＩの上部に形成される。
上部透明ガラス基板５ＵＢ２の内側（液晶側）の表面に
は、カラーフィルタＦＩＬ、保護膜ＰＳｖ２、共通透明
画素電極（ＣＯＭ）ＩＴＯ及び前記上部配向膜○ＲＩ２
が順次積層して設けられている。
前記共通透明画素電極ＩＴＯは、下部透明ガラス基板Ｓ
ＵＢ　ｉ側に画素毎に設けられた透明画素電極ＩＴＯに
対向し、隣接する他の共通透明画素電極ＩＴＯと一体に
構成されている。この共通透明画素電極ＩＴＯには、コ
モン電圧Ｖｃｏｍが印加されるように構成されている。
コモン電圧Ｖｃｏｍは、映像信号線ＤＬに印加されるロ
ウレベルの駆動電圧Ｖ　ｄ　ｗｉｎとハイレベルの駆動
電圧Ｖｄｍａｘとの中間電位である。
カラーフィルタＦＩＬは、アクリル樹脂等の樹脂材料で
形成される染色基材に染料を着色して構成されている。
カラーフィルタＦＩＬは１画素に対向する位置に各画素
毎に構成され、染め分けられている。すなわち、カラー
フィルタＦＩＬは。
画素と同様に、隣接する２本の走査信号線ＧＬと隣接す
る２本の映像信号線ＤＬとの交差領域内に構成されてい
る。各画素は、カラーフィルタＦＩＬの個々の所定色フ
ィルタ内において、複数に分割されている。
カラーフィルタＦＩＬは、次のように形成することがで
きる。まず、上部透明ガラス基板５ＵＢ２の表面に染色
基材を形成し、フォトリソグラフィ技術で赤色フィルタ
形成領域以外の染色基材を除去する。この後、染色基材
を赤色染料で染め、固着処理を施し、赤色フィルタＲを
形成する０次に、同様な工程を施すことによって、緑色
フィルタＧ、青色フィルタＢを順次形成する。
このように、カラーフィルタＦＩＬの各色フィルタを各
画素と対向する、交差領域内に形成することにより、カ
ラーフィルタＦＩＬの各色フイルタ間に、走査信号線Ｇ
Ｌ、映像信号線ＤＬの夫々が存在するので、それらの存
在に相当する分、各画素とカラーフィルタＦＩＬの各色
フィルタとの位置合せ余裕寸法を確保する（位置合せマ
ージンを大きくする）ことができる、さらに、カラーフ
ィルタＦＩＬの各色フィルタを形成する際に、異色フィ
ルタ間の位置合せ余裕寸法を確保することができる。
すなわち、本発明は、隣接する２本の走査信号線ＯＬと
隣接する２本の映像信号線ＤＬとの交差領域内に画素を
構成し、この画素を複数に分割し。
この画素に対向する位置にカラーフィルタＦＩＬの各色
フィルタを形成することにより、前述の点欠陥を低減す
ることができると共に、各画素と各色フィルタとの位置
合せ余裕寸法を確保することができる。
保護膜ＰＳＶ２は、前記カラーフィルタＦＩＬを異なる
色に染め分けた染料が液晶ＬＣに漏れることを防止する
ために設けられている。保護膜ＰＳＶ２は１例えば、ア
クリル樹脂、エポキシ樹脂等の透明樹脂材料で形成され
ている。
この液晶表示装置は、下部透明ガラス基板５ＵＢｌ側、
上部透明ガラス基板５ＵＢ２側の夫々の層を別々に形成
し、その後、上下透明ガラス基板５ＵＢＩ及び５ＵＢ２
を重ね合せ、両者間に液晶ＬＣを封入することによって
組み立てられる。
前記液晶表示部の各画素は、第３図に示すように、走査
信号線ＯＬが延在する方向と同一列方向に複数配置され
１画素列Ｘ□、Ｘ、、Ｘ、、Ｘ４．・・・の夫々を構成
している。各画素列Ｘ□、Ｘ、、Ｘ、、Ｘ４．・・・の
夫々の画素は、薄膜トランジスタＴＦＴＩ〜ＴＦＴ３及
び透明画素電極ＩＴＯＩ〜ＩＴＯ３の配置位置を同一に
構成している。つまり、画素列Ｘ０．Ｘ、、・・・の夫
々の画素は、薄膜トランジスタＴＦＴｌ−ＴＦＴ３の配
置位置を左側、透明画素電極ＩＴＯＩ〜ＩＴＯ３の配置
位置を右側に構成している０画素列Ｘ、、Ｘ、、・・・
の夫々の行方向の次段の画素列Ｘ、、Ｘ、、・・・の夫
々の画素は、画素列Ｘ、、Ｘ１．・・・の夫々の画素を
前記映像信号線ＤＬに対して線対称で配置した画素で構
成されている。すなわち、画素列Ｘ、、Ｘ４．・・・の
夫々の画素は、薄膜トランジスタＴＰＴ１〜ＴＦＴ３の
配置位置を右側、透明画素電極ＩＴＯＩ〜ＩＴＯ３の配
置位置を左側に構成している。そして１画素列Ｘ、、Ｘ
、、・・・の夫々の画素は、画素列Ｘ１．Ｘ、、・・・
の夫々の画素に対し１列方向に半画素間隔移動させて（
ずらして）配置されている。つまり、画素列Ｘの各画素
間隔を１．０（１，０ピツチ）とすると１次段の画素列
Ｘは、各画素間隔を１．０とし、前段の画素列Ｘに対し
て列方向に０．５画素間隔（０，５ピツチ）ずれている
。各画素間を行方向に延在する映像信号線ＤＬは、各画
素列Ｘ間において、半画素間隔分（０，５ピツチ分）列
方向に延在するように構成されている。
このように、液晶表示部において、薄膜トランジスタＴ
ＰＴ及び透明画素電極ＩＴＯの配置位置が同一の画素を
列方向に複数配置して画素列Ｘを構成し、画素列Ｘの次
段の画素列Ｘを、前段の画素列Ｘの画素を映像信号線Ｄ
Ｌに対して線対称で配置した画素で構成し１次段の画素
列を前段の画素列に対して半画素間隔移動させて構成す
ることにより、第７図（画素とカラーフィルタとを重ね
合せた状態における要部平面図）で示すように、前段の
画素列Ｘの所定色フィルタが形成された画素（例えば、
画素列Ｘ、の赤色フィルタＲが形成された画素）と次段
の画素列Ｘの同一色フィルタが形成された画素（例えば
１画素列Ｘ、の赤色フィルタＲが形成された画素）とを
１．５画素間隔（１，５ピツチ）離隔することができる
。つまり、前段の画素列Ｘの画素は、最っとも近傍の次
段の画素列の同一色フィルタが形成された画素と常時１
．５画素間隔分離隔するように構成されており、カラー
フィルタＦＩＬはＲＧＢの三角形配置構造を構成できる
ようになっている。カラーフィルタＦＩＬのＲＧＢの三
角形配置構造は、各色の混色を良くすることができるの
で、カラー画像の解像度を向上することができる。
また、映像信号線ＤＬは、各画素列Ｘ間において、半画
素間隔分しか列方向に延在しないので。
隣接する映像信号線ＤＬと交差しなくなる。したがって
、映像信号線ＤＬの引き回しをなくしその占有面積を低
減することができ、又映像信号線ＤＬの迂回をなくし多
層配線構造を廃止することができる。
この液晶表示部の構成を回路的に示すと、第９図（液晶
表示部の等価回路図）に示すようになる。
第９図に示す、ＸｉＧ、Ｘｉ＋ＩＧ、・・・は、緑色フ
ィルタＧが形成される画素に接続された映像信号線ＤＬ
である。ＸｉＢ、Ｘｉ＋ｌＢ、・・・は、青色フィルタ
Ｂが形成される画素に接続された映像信号線ＤＬである
ｅ　Ｘｉ＋ＩＲｔ　Ｘｉ＋２Ｒ，・・・は、赤色フィル
タＲが形成される画素に接続された映像信号線ＤＬであ
る。これらの映像信号線ＤＬは、映像信号駆動回路で選
択される。Ｙｉは前記第３図及び第７図に示す画素列ｘ
１を選択する走査信号線ＯＬである。同様に、Ｙｉ＋１
．Ｙｉ＋２．・・・の夫々は、画素列Ｘ、、Ｘ、、・・
・の夫々を選択する走査信号！ＯＬである。これらの走
査信号線ＧＬは、垂直走査回路に接続されている。
前記第２図の中央部は一画素部分の断面を示しているが
、左側は透明ガラス基板５ＵＢ１及び５ＵＢ２の左側縁
部分で外部引出配線の存在する部分の断面を示している
。右側は、透明ガラス基板５ＵＢ１及び５ＵＢ２の右側
縁部分で外部引出配線の存在しない部分の断面を示して
いる。
第２図の左側、右側の夫々に示すシール材ＳＬは、液晶
ＬＣを封止するように構成されており、液晶封入口（図
示していない）を除く透明ガラス基板５ＵＢＩ及び５Ｕ
Ｂ２の縁周囲全体に沿って形成されている。シール材Ｓ
Ｌは１例えば、エポキシ樹脂で形成されている。
前記上部透明ガラス基板５ＵＢ２側の共通透明画素電極
ＩＴＯは、少なくとも一個所において、銀ペースト材Ｓ
ＩＬによって、下部透明ガラス基板５ＵＢＩ側に形成さ
れた外部引出配線に接続されている。この外部引出配線
は、前述したゲート電極ＧＴ、ソース電極ＳＤＩ、ドレ
イン電極ＳＤ２の夫々と同一製造工程で形成される。
前記配向膜０ＲＩＩ及び０ＲＩ２、透明画素電極ＩＴ○
、共通透明画素電極ＩＴｏ、保護膜ＰＳｖ１及びＰＳＶ
２．絶縁膜ＧＩの夫々の層は、シール材ＳＬの内側に形
成される。偏光板ＰＯＬは、下部透明ガラス基板５ＵＢ
Ｉ、上部透明ガラス基板５ＵＢ２の夫々の外側の表面に
形成されている。
（実施例■） 本実施例■は、前記液晶表示装置の液晶表示部の各画素
の開口率を向上すると共に、液晶表示部の点欠陥を低減
しかつ黒むらを低減した、本発明の他の実施例である。
本発明の実施例■である液晶表示装置の液晶表示部の一
画素を第８図（要部平面図）に示す。
本実施例■の液晶表示装置は、第８図に示すように、液
晶表示部の各画素内のｉ型半導体層ＡＳを薄膜トランジ
スタＴＦＴ１〜ＴＦＴ３毎に分割して構成されている。
つまり、画素の複数に分割された薄膜トランジスタＴＰ
ＴＩ〜ＴＦＴ３の夫々は、独立したｉ型半導体層ＡＳの
島領域で構成されている。
このように構成される画素は、映像信号線ＤＬの延在す
る行方向に、薄膜トランジスタＴＰＴＩ〜ＴＦＴ３の夫
々を均等に分散し配置することができるので、１１膜ト
ランジスタＴＰＴＩ〜ＴＦ’Ｔ３の夫々に接続される透
明画素電極ＩＴＯＩ〜ＩＴＯ３の夫々を方形状で構成す
ることができる。
方形状で構成される透明画素電極ＩＴＯＩ〜ＩＴ０３の
夫々は、画素内において隣接する透明画素電極ＩＴＯ間
の行方向における離隔面積を低減する（前記第１図に斜
゛線で示した領域に相当する面積を低減する）ことがで
きるので、面積（開口率）を向上することができる。
また、第８図に符号Ａを付けて点線で囲んで示すように
、透明画素電極ＩＴＯＩ〜ＩＴＯ３の夫々の形状を変化
させる場合は、走査信号線ＧＬ又は映像信号線ＤＬに対
して傾斜する角度を有する線（例えば、４５度の角度の
線）で変化させる。つまり、透明画素電極ＩＴＯＩ〜Ｉ
ＴＯ３の夫々は、走査信号線ＯＬ又は映像信号線ＤＬと
平行な線或は直交する線で形状を変化させた場合に比べ
て、透明画素電極ＩＴＯ間の離隔面積を低減することが
できるので、開口率を向上することができる。
また、透明画素電極ＩＴＯＩ〜ＩＴＯ３の夫々は、薄膜
トランジスタＴＰＴと接続される辺と対向する反対側の
辺において１行方向の次段の走査信号線ＯＬと重ね合わ
されている。この重ね合せは、薄膜トランジスタＴＰＴ
１〜ＴＦＴ３のゲート電極ＧＴと同様に、そのゲート電
極ＧＴを選択する走査信号、ＩＤＬ（画素を選択する走
査信号線ＤＬ）と隣接する次段の走査信号線ＤＬを丁字
形状に分岐させて行われている。分岐させた走査信号線
ＯＬは、薄膜トランジスタＴＰＴのゲート電極ＧＴと同
様に、第１導電膜（クロム膜）ｇｌの単層で構成されて
いる。前記重ね合せは、透明画素電極ＩＴＯＩ〜ＩＴＯ
３の夫々を一方の電極とし、次段の走査信号線ＯＬを容
量電極線として用いてそれから分岐された部分を他方の
電極とする保持容量素子（静電容量素子）Ｃａｄｄを構
成する。この保持容量素子Ｃａｄｄの誘電体膜は、薄膜
トランジスタＴＰＴのゲート絶縁膜として使用される絶
縁１ｉＧＩと同一層で構成されている。
前記保持容量素子Ｃａｄｄの他のレイアウトを第１０図
（他の例の一画素を示す要部平面図）に示し、前記第８
図及び第１０図に記載される画素の等価回路を第１１図
（等価回路図）に示す、第１０図に示す画素の保持容量
素子Ｃａｄｄは、透明画素電極ＩＴＯＩ〜ＩＴＯ３の夫
々と容量電極線の分岐させた部分（保持容量素子Ｃａｄ
ｄの他方の電極）との重ね合せ量を増加させ、保持容量
を増加させている。基本的には、第１０図に示す保持容
量素子Ｃａｄｄと前記第８図に示す保持容量素子Ｃａｄ
ｄとは同じである。第１１図において、前述と同様に、
Ｃｇｓは薄膜トランジスタＴＰＴのゲート電極ＧＴ及び
ソース電極ＳＤ１で形成される重ね合せ容量である。重
ね合せ容量Ｃｇｓの誘電体膜は絶縁膜ＧＩであるａ　Ｃ
ｐｉｘは透明画素電極Ｉ　Ｔｏ（Ｐ　Ｉ　Ｘ）及び共通
透明画素電極ＩＴＯ（ＣＯＭ）で形成される液晶容量で
ある。液晶容量Ｃｐｉｘの誘電体膜は液晶ＬＣ１保護膜
ＰＳＶＩ及び配向膜０ＲＩＩ。
２である。Ｖｌｃは中点電位である。
前記保持容量素子Ｃａｄｄは、第１１図に示すように１
画素を選択し分割された各液晶容量Ｃｐｉｘに充電後、
薄膜トランジスタＴＦＴが○ＦＦＬ、た時に重ね合せ容
量ｃｇｓによって中点電位Ｖｌｃが引き込まれる（低下
する）ことを低減できるように構成されている。また、
保持容量として放電時間を長くする作用もある。この中
点電位Ｖｌｃの引き込みの低減は、映像信号線ＤＬの駆
動電圧の中間電位と透明画素電極ＩＴＯに印加される電
位（ｖｌｃに相当する）の中間電位との差を低減し、液
晶ＬＣに直流成分が印加されることを低減することがで
きる。液晶ＬＣに印加される直流成分の低減は、液晶Ｌ
Ｃの寿命を向上し、液晶表示画面の切り替え時に前の画
像が残る所謂焼き付きを低減することができる。
また、２本の走査信号線ＯＬと２本の映像信号線ＤＬと
の交差領域内に画素を有する液晶表示装置において、前
記２本の走査信号線ＯＬのうちの一方の走査信号線ＯＬ
で選択される画素の薄膜トランジスタＴＰＴを複数に分
割し、この分割された薄膜トランジスタＴＰＴＩ〜ＴＦ
Ｔ３の夫々に透明画素電極ＩＴＯを複数に分割した夫々
（ＩＴＯ１〜ＩＴＯ３）を接続し、この分割された透明
画素電極ＩＴＯＩ〜ＩＴＯ３の夫々にこの画素電極ＩＴ
Ｏを一方の電極とし前記２本の走査信号線ＤＬのうちの
他方の走査信号線ＤＬを容量電極線として用いて他方の
電極とする保持容量素子Ｃａｄｄを構成することにより
、前述のように、画素の分割された一部分が点欠陥にな
るだけで、画素の全体としては点欠陥でなくなるので１
画素の点欠陥を低減することができると共に、前記保持
容量素子Ｃａｄｄで液晶ＬＣに加わる直流成分を低減す
ることができるので、液晶ＬＣの寿命を向上することが
できる。特に１画素を分割することにより、薄膜トラン
ジスタＴＰＴのゲート電極ＧＴとソース電極ＳＤＩ又は
ドレイン電極ＳＤ２との短絡に起因する点欠陥を低減す
ることができると共に、透明画素電極ＩＴＯ１〜ＩＴＯ
３の夫々と保持容量素子Ｃａｄｄの他方の電極（容量電
極線）との短絡に起因する点欠陥を低減することができ
る。後者側の点欠陥は本実施例の場合３分の１になる。
この結果、前記画素の分割された一部の点欠陥は。
画素の全体の面精に比べて小さいので、前記点欠陥を見
にくくすることができる。
前記保持容量素子Ｃａｄｄの保持容量は、画素の書込特
性から、液晶容量Ｃｐｉｘに対して４〜８倍（４・Ｃｐ
ｉｘ＜Ｃａｄｄ＜８・Ｃｐｉｘ）、重ね合せ容量Ｃｇｓ
に対して８〜３２倍（８・Ｃｇｓ＜　Ｃａｄｄ＜３２・
Ｃｇｓ）程度の値に設定する。
また、前記走査信号線ＧＬを第１導電ｌ１ｌ（クロム膜
）ｇｌに第２導電膜（アルミニウム膜）ｇ２を重ね合せ
た複合膜で構成し、前記保持容量素子Ｃａｄｄの他方の
電極つまり容量電極線の分岐された部分を前記複合膜の
うちの一層の第１導電膜ｇ１からなる単層膜で構成する
ことにより、走査信号線ＯＬの抵抗値を低減し、書込特
性を向上することができると共に、保持容量素子Ｃａｄ
ｄの他方の電極に基づく段差部に沿って確実に保持容量
素子Ｃａｄｄの一方の電極（透明画素電極ＩＴ○）を絶
縁膜ＧＩ上に接着させることができるので、保持容量素
子Ｃａｄｄの一方の電極の断線を低減することができる
。
また、保持容量素子Ｃａｄｄの他方の電極を単層の第１
導電膜ｇ１で構成し、アルミニウム膜である第２導電膜
ｇ２を構成しないことにより、アルミニウム膜のヒロッ
クによる保持容量素子Ｃａｄｄの他方の電極と一方の電
極との短絡を防止することができる。
前記保持容量素子Ｃａｄｄを構成するために重ね合わさ
れる透明画素電極ＩＴＯＩ〜ＩＴＯ３の夫々と容量電極
線の分岐された部分との間の一部には、前記ソース電極
ＳＤＩと同様に１分岐された部分の段差形状を乗′り越
える際に透明画素電極工ＴＯが断線しないように、第１
導電膜ｄ１及び第２導電膜ｄ２で構成された島領域が設
けられている。この島領域は、透明画素電極ＩＴＯの面
積（開口率）を低下しないように、できる限り小さく構
成する。
このように、前記保持容量素子Ｃａｄｄの一方の電極と
その誘電体膜として使用される絶縁膜ＧＩとの間に、第
１導電膜ｄ１とその上に形成された第１導電膜ｄ１に比
べて比抵抗値が小さくかつサイズが小さい第２導電膜ｄ
２とで形成された下地層を構成し、前記一方の電極（第
３導電膜ｄ３）を前記下地層の第２導電膜ｄ２から露出
する第１導電膜ｄ１に接続することにより、保持容量素
子Ｃａｄｄの他方の電極に基づく段差部に沿って確実に
保持容量素子Ｃａｄｄの一方の電極を接着させることが
できるので、保持容量素子Ｃａｄｄの一方の電極の断線
を低減することができる。
前記画素の透明画素電極ＩＴＯに保持容量素子Ｃａｄｄ
を設けた液晶表示装置の液晶表示部は、第１３図（液晶
表示部を示す等価回路図）に示すように構成されている
。液晶表示部は、画素、走査信号線ＧＬ及び映像信号線
ＤＬを含む単位基本パターンの緑返しで構成されている
。容量電極線として使用される最終段の走査信号線ＧＬ
（又は初段の走査信号線ＧＬ）は、第１３図に示すよう
に、共通透明画素電極（Ｖｃｏ＠）　Ｉ　Ｔ　Ｏに接続
する。共通透明画素電極ＩＴＯは、前記第２図に示すよ
うに、液晶表示装置の周縁部において銀ペースト材ＳＬ
によって外部引出配線に接続されている。しかも、この
外部引出配線の一部の導電層（ｇｌ及びｇ２）は走査信
号線ＯＬと同一製造工程で構成されている。この結果、
最終段の走査信号線ＯＬ（容量電極線）は、共通透明画
素電極ＩＴＯに簡単に接続することができる。
このように、容量電極線の最終段を前記画素の共通透明
画素電極（Ｖｃｏｍ　）　Ｉ　Ｔ　Ｏに接続することに
より、最終段の容量電極線は外部引出配線の一部の導電
層と一体に構成することができ、しかも共通透明画素電
極ＩＴＯは前記外部引出配線に接続されているので、簡
単な構成で最終段の容量電極線を共通透明画素電極ＩＴ
Ｏに接続することができる。
また、液晶表示装置は、先に本願出願人によって出願さ
れた特願昭６２−９５１２５号に記載される直流相殺方
式（ＤＣキャンセル方式）に基づき、第１２図（タイム
チャート）に示すように。
走査信号線ＤＬの駆動電圧を制御することによってさら
に液晶ＬＣに加わる直流成分を低減することができる。
第１２図において、Ｖｉは走査信号線ＯＬの駆動電圧、
Ｖｉ＋１は次段の走査信号線ＧＬの駆動電圧である。Ｖ
ｅｅは走査信号線ＯＬに印加されるロウレベルの駆動電
圧Ｖｄｍ１ｎ、Ｖｄｄは走査信号線ＯＬに印加されるハ
イレベルの駆動電圧Ｖ　ｄ　ｗａｘである。各時刻１＝
１１〜ｔ４における中点電位Ｖｌｃ（第１１図参照）の
重ね合せ容量Ｃｇｓによる引き込み電圧Δｖ１〜Δｖ４
は次のようになる。
ここで、走査信号線ＧＬに印加される駆動電圧が充分で
あれば、液晶ＬＣに加わる直流電圧は。
ΔＶ、＋ΔＶ、＝（Ｃａｄｄ”Ｖ　２−Ｃｇｓ’Ｖ　１
）／Ｃとなル（７）ｔ”、　Ｃａｄｄ−Ｖ２＝Ｃｇｓ−
Ｖ１＝Ｏとすると、液晶ＬＣに加わる直流電圧は０にな
る。
つまり、直流相殺方式は１重ね合せ容量Ｃｇｓによる中
点電位Ｖｉｅの引き込みによる低下分を、保持容量素子
Ｃａｄｄ及び次段の走査信号線ＧＬ（容量電極線）に印
加される駆動電圧によって押し上げ。
液晶μＣに加わる直流成分を極めて小さくすることがで
きる。この結果、液晶表示装置は液晶ＬＣの寿命を向上
することができる。
この直流相殺方式は、第１４図（液晶表示部を示す等価
回路図）で示すように、初段の走査信号線ＧＬ（又は容
量電極線）を最終段の容量電極線（又は走査信号線ＯＬ
）に接続することによって採用することができる。第１
４図には便宜上４本の走査信号線ＧＬＬ、か記載されて
いないが、実際には数百程度の走査信号線ＯＬが配置さ
れている。
初段の走査信号線ＯＬと最終段の容量電極線との接続は
、液晶表示部内の内部配線或は外部引出配線によって行
う。
このように、液晶表示装置は、初段の走査信号線ＯＬを
最終段の容量電極線に接続することにより、走査信号線
ＯＬ及び容量電極線の全べてを垂直走査回路に接続する
ことができるので、直流相殺方式（ＤＣキャンセル方式
）を採用することができる。この結果、液晶ＬＣに加わ
る直流成分を低減することができるので、液晶ＬＣの寿
命を向上することができる。
以上、本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが１本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは勿論である。
例えば１本発明は、液晶表示装置の液晶表示部の各画素
を２分割或は４分割にすることができる。
ただし、画素の分割数があまり多くなると、開口率が低
下するので、上述のように、２〜４分割程度が妥当であ
る。
〔発明の効果〕
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
液晶表示装置の液晶表示部の画素の点欠陥を低減するこ
とができると共に、黒むらを低減することができる。
また、前記画素の画素電極に構成される保持容量素子の
一方の電極の断線を低減することができる。
また、前記初段又は最終段の容量電極線を共通画素電極
に簡単な構成で接続することができる。
また、直流相殺方式を採用し、液晶に加わる直流成分を
より低減することができるので、液晶の寿命を向上する
ことができる。
【図面の簡単な説明】
第１図は、本発明の実施例■であるアクティブ・マトリ
ックス方式のカラー液晶表示装置の液晶表示部の一画素
を示す要部平面図。 第２図は、前記第１図の■−■切断線で切った断面図。 第３図は、前記第１図に示す画素を複数配置した液晶表
示部の要部平面図、 第４図乃至第６図は、前記第１図に示す画素の所定の製
造工程における要部平面図、 第７図は、前記第３図に示す画素とカラーフィルタとを
重ね合せた状態における要部平面図、第８図は、本発明
の実施例■であるアクティブ・マトリックス方式のカラ
ー液晶表示装置の液晶表示部の一画素を示す要部平面図
、 第９図は、本発明の実施例１．ＩＩの夫々であるアクテ
ィブ・マトリックス方式のカラー液晶表示装置の液晶表
示部を示す等価回路図、 第１０図は、前記第８図に示す画素と異なるレイアウト
の一画素を示す要部平面図、 第１１図は、前記第８図、第１０図の夫々に記載される
画素の等価回路図、 第１２図は、直流相殺方式による走査信号線の駆動電圧
を示すタイムチャート、 第１３図、第１４図の夫々は、本発明の実施例■である
アクティブ・マトリックス方式のカラー液晶表示装置の
液晶表示部を示す等価回路図である。 図中、ＳＵＢ・・・透明ガラス基板、ＯＬ・・・走査信
号線、ＤＬ・・・映像信号線、ＧＩ・・・絶縁膜、ＧＴ
・・・ゲート電極、ＡＳ・・・ｉ型半導体層、ＳＤ・・
・ソース電極又はドレイン電極、ｐｓｖ・・・保護膜、
ＬＳ・・・遮光膜、ＬＣ・・・液晶、ＴＰＴ・・・薄膜
トランジスタ。 ＩＴＯ（ＣＯＭ）・・・透明画素電極、ｇ、ｄ・・・導
電膜。 Ｃａｄｄ・・・保持容量素子、　Ｃｇｓ・・・重ね合せ
容量、Ｃｐｉｘ・・・液晶容量である。

Claims (1)

  1. 【特許請求の範囲】 １、隣接する２本の走査信号線と隣接する２本の映像信
    号線との交差領域内に、薄膜トランジスタ及び画素電極
    で構成された画素を有する液晶表示装置において、前記
    ２本の走査信号線のうちの一方の走査信号線で選択され
    る前記画素の薄膜トランジスタを複数に分割し、該複数
    に分割された薄膜トランジスタの夫々に、前記画素電極
    を複数に分割した、夫々を接続し、該分割された画素電
    極の夫々に、該画素電極を一方の電極とし、前記２本の
    走査信号線のうちの他方の走査信号線を容量電極線とし
    て用いて他方の電極とする保持容量素子を構成したこと
    を特徴とする液晶表示装置。 ２、前記画素に対向する位置には、隣接する２本の走査
    信号線と隣接する２本の映像信号線との交差領域内に所
    定色フィルタが形成されたカラーフィルタが配置されて
    いることを特徴とする特許請求の範囲第１項に記載の液
    晶表示装置。 ３、前記分割された画素電極の対向する一端には前記分
    割された薄膜トランジスタが配置され、前記対向する他
    端には前記保持容量素子が配置されていることを特徴と
    する特許請求の範囲第１項又は第２項に記載の液晶表示
    装置。 ４、前記保持容量素子の誘電体膜は、前記分割された薄
    膜トランジスタの夫々のゲート絶縁膜と同一層で構成さ
    れていることを特徴とする特許請求の範囲第１項乃至第
    ３項に記載の夫々の液晶表示装置。 ５、前記画素の複数に分割された薄膜トランジスタの夫
    々、或は前記複数に分割された画素電極の夫々は、実質
    的に同一サイズで構成されていることを特徴とする特許
    請求の範囲第１項乃至第４項に記載の夫々の液晶表示装
    置。 ６、隣接する２本の走査信号線と隣接する２本の映像信
    号線との交差領域内に、薄膜トランジスタ及び画素電極
    で構成された画素を有する液晶表示装置において、前記
    ２本の走査信号線のうちの一方の走査信号線で選択され
    る前記画素の画素電極を一方の電極とし、前記２本の走
    査信号線のうちの他方の走査信号線を容量電極線として
    用いて他方の電極とする保持容量素子を構成し、前記走
    査信号線を複数の導電層を重ね合せた複合膜で構成し、
    前記保持容量素子の他方の電極を、前記複合膜のうちの
    一層の導電層からなる単層膜で構成したことを特徴とす
    る液晶表示装置。 ７、前記走査信号線はクロム膜及びその上部に設けられ
    たアルミニウム膜からなる複合膜で構成され、前記保持
    容量素子の他方の電極は前記複合膜のクロム膜からなる
    単層で構成されていることを特徴とする特許請求の範囲
    第６項に記載の液晶表示装置。 ８、前記分割された薄膜トランジスタのゲート電極は、
    前記一方の走査信号線から突出するようにＴ字形状で構
    成され、前記保持容量素子の他方の電極は、前記容量電
    極線から突出するようにＴ字形状で構成されていること
    を特徴とする特許請求の範囲第６項又は第７項に記載の
    液晶表示装置。 ９、隣接する２本の走査信号線と隣接する２本の映像信
    号線との交差領域内に、薄膜トランジスタ及び画素電極
    で構成された画素を有する液晶表示装置において、前記
    ２本の走査信号線のうち一方の走査信号線で選択される
    画素の画素電極に、該画素電極を一方の電極とし、誘電
    体膜を介在させて、前記２本の走査信号線のうち他方の
    走査信号線を容量電極線として用いて他方の電極とする
    保持容量素子を構成し、前記保持容量素子の一方の電極
    と誘電体膜との間に、第１導電膜と、該第１導電膜上に
    形成された、該第１導電膜に比べて比抵抗値が小さく、
    かつ第１導電膜に比べて小さいサイズで形成された第２
    導電膜とで形成された下地層を構成し、前記保持容量素
    子の一方の電極を、前記下地層の第２導電膜から露出す
    る第１導電膜に接続したことを特徴とする液晶表示装置
    。 １０、前記下地層の各層は前記薄膜トランジスタのソー
    ス電極と同一導電層で構成され、前記下地層の構造は前
    記ソース電極と実質的に同一構造で構成されていること
    を特徴とする特許請求の範囲第９項に記載の液晶表示装
    置。 １１、前記下地層の第１導電膜はスパッタで形成したク
    ロム膜であり、前記第２導電膜はスパッタで形成したア
    ルミニウム膜であることを特徴とする特許請求の範囲第
    ９項又は第１０項に記載の液晶表示装置。 １２、前記下地膜の第１導電膜は５００〜１０００［Å
    ］程度の膜厚で形成され、前記第２導電膜は２０００〜
    ４０００［Å］程度の膜厚で形成されることを特徴とす
    る特許請求の範囲第９項乃至第１１項に記載の液晶表示
    装置。 １３、前記薄膜トランジスタのドレイン電極は、前記ソ
    ース電極と同一製造工程で形成される第１導電膜及び第
    ２導電膜で構成されていることを特徴とする特許請求の
    範囲第１０項に記載の液晶表示装置。 １４、前記画素の薄膜トランジスタは複数に分割され、
    該分割された薄膜トランジスタの夫々にば前記画素電極
    を複数に分割した夫々が接続されていることを特徴とす
    る特許請求の範囲第９項乃至第１３項に記載の夫々の液
    晶表示装置。 １５、列方向に延在し行方向に複数本配置される走査信
    号線と行方向に延在し列方向に複数本配置される映像信
    号線との夫々の交差領域に薄膜トランジスタ及び画素電
    極で構成される画素を有する液晶表示装置において、前
    記画素の画素電極に、該画素電極を一方の電極とし、該
    画素を選択する走査信号線と隣接する他の走査信号線を
    容量電極線として用いて他方の電極とする保持容量素子
    を構成し、前記複数本のうちの初段又は最終段の容量電
    極線を、前記画素の画素電極に対向して設けられた共通
    画素電極に電気的に接続したことを特徴とする液晶表示
    装置。 １６、前記初段又は最終段以外の走査信号線は、垂直走
    査回路に接続されていることを特徴とする特許請求の範
    囲第１５項に記載の液晶表示装置。 １７、前記画素は、薄膜トランジスタを複数に分割し、
    該分割された薄膜トランジスタの夫々に前記画素電極を
    分割した夫々を接続したことを特徴とする特許請求の範
    囲第１５項又は第１６項に記載の液晶表示装置。 １８、列方向に延在し行方向に複数本配置される走査信
    号線と行方向に延在し列方向に複数本配置される映像信
    号線との夫々の交差領域に薄膜トランジスタ及び画素電
    極で構成される画素を有する液晶表示装置において、前
    記画素の画素電極に、該画素電極を一方の電極とし、該
    画素を選択する走査信号線と隣接する他の走査信号線を
    容量電極線として用いて他方の電極とする保持容量素子
    を構成し、前記複数本のうちの初段の走査信号線又は容
    量電極線を、前記複数本のうちの最終段の容量電極線又
    は走査信号線に接続したことを特徴とする液晶表示装置
    。 １９、前記複数本の全べての走査信号線は、垂直走査回
    路に接続されていることを特徴とする特許請求の範囲第
    １８項に記載の液晶表示装置。 ２０、前記画素は、薄膜トランジスタを複数に分割し、
    該分割された薄膜トランジスタの夫々に前記画素電極を
    分割した夫々を接続したことを特徴とする特許請求の範
    囲第１８項又は第１９項に記載の液晶表示装置。
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